Synphony Model Compiler 

使用 Synphony Model Compiler 实现高层次综合 

high-level synthesis flow with Synphony Model Compiler
图 1: Synphony Model Compiler 以更为快捷、更为自动化的方式
将高层次算法描述实现为 FPGA 或 ASIC、原型和验证流程。

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更为快速高效的建模
建模环境能以高度抽象的形式对行为进行简洁的表示,因此在算法设计和探索中十分普遍。 这些建模环境能为多个领域提供领先的设计获取、仿真和分析工具。 然而,在设计师需要通过 ASIC 或 FPGA 实现工具将其设计意图转化为这种设计的 RTL 时,总会出现种种问题。 尤其是向 RTL 领域进行重新编程和重新验证的传统方式,已被证明是非常耗时而且/或者容易出错的方式。 Synphony Model Compiler 高层次综合解决方案通过使用轻松而自动化的方式,从基于 Simulink / MATLAB 的模型设计环境中综合得出电子系统级算法表现,从而解决这些问题。

从单个模型中进行优化、探索和验证
Synphony Model Compiler 能在单一模型中快速探索架构的设计权衡,并能通过在多个可供选择的架构和目标技术间维持一致的验证来减少错误、降低风险。 获取用户指定的目标和架构约束后,高层次综合 (HLS) 引擎在整个系统中(包括 IP 模块和所有设计层次)应用流水线技术、调度和绑定优化,以实现多个层次上的自动优化。 Synphony Model Compiler 还包括了先进技术特性表征,可分别针对 FPGA 或 ASIC 运用 Synplify Premier Design Compiler。 这一功能为在 FPGA 和 ASIC 目标中实现器件特定优化,提供了必需的准确时序估计。 更重要的是,它还能提高设计项目各阶段中验证的可靠性,无论目标是基于 FPGA 的原型设计、快速架构探索,还是 ASIC 实现。

通过 C-Output 尽早开始软件开发并更快完成系统验证
在当今的系统建模和验证环境中,为系统验证和功能验证建立模型是一项既困难又费时的重大挑战。 Synphony Model Compiler 可将 C-Output 模型生成与其高效建模流程结合起来,以应对这一挑战。 除优化的 RTL 以外,高层次综合引擎还能生成灵活、高性能的定点 ANSI-C 模型,可用于虚拟原型中做早期软件开发,以及其他一系列系统仿真环境。

Synphony Model Compiler 首次在单一环境中集成了这些功能。这一环境支持完整、集成的解决方案,包含 Synopsys 的 FPGA 设计、ASIC 实现基于 FPGA 的原型设计, and FPGA-based prototyping验证流程。

提高可靠性,加快上市时间
Synphony Model Compiler 的优势是在设计周期中尽早验证算法概念、尽早发现功能性和系统级问题以及更快探索设计空间权衡的能力。 通过更加自动化、具有更高层次抽象性的流程,Synphony Model Compiler 可帮助系统和算法设计师更为有效地实现这些优势,并能极大地提高其 ASIC 和 FPGA 项目的可靠性,加快上市速度。

功能优势
可综合的定点高层次 IP 模型库
  • 免于从零开始编写定点模型
  • 以更高层次的抽象性实现更快的验证
  • 对结果的控制力更佳
高层次综合优化和转换
  • 自动化的系统级流水线插入调度和资源共享
  • IP 识别微架构优化
  • 在架构层次上自动重定时和应用流水线技术
  • 为区域优化进行自动调度
  • 针对 FPGA 和 ASIC 的目标识别优化
整合的 ASIC 流程
  • 自动为Design Complier 生成 RTL 约束和脚本
  • 运用Design Complier 进行高级时序估计
  • 快速探索架构,找到速度、面积和功耗间的权衡
整合的 FPGA 流程
  • 自动为 Synplify Pro / Synplify Premier 生成 RTL 约束和脚本
  • 运用 Synplify Pro / Synplify Premier 实现高级时序估计
  • 以优化的方式将资源映射到硬件乘法器、MACS、加法器、存储器和相移寄存器等高级 FPGA 器件中
RTL 测试平台生成
  • 自动在 VCS 中为 RTL 验证生成文本矢量和脚本
为软件开发和系统验证生成 C 模型
  • 为基于 C 的验证进行快速建模
  • 利用虚拟原型尽早开始软件开发



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