Identify RTL 调试器 

FPGA 硬件操作中提供类似仿真器的可视性 

概览
Identify® RTL 调试器可让您直接调试 RTL HDL,然后仍在 RTL 层次上于正在运行的硬件上调试已实现的 FPGA。 Identify FPGA 调试软件可在硬件中验证设计,这有点类似于仿真——只是速度更快且可在系统内进行激励。

Identify RTL 调试器可让您指定采样触发器,以图像的形式浏览设计,并在 RTL 中标注将作为探针使用的信号。 结果在经过综合后可供查看,或者注释在 RTL 源代码、HDL Analyst® RTL VIEW,或第三方、波形查看器上。 这可以确保从 RTL 到实现的等效性,以及FPGA 设计的正确运行。

关键功能
  • 支持 Altera、Microsemi 和 Xilinx 器件
  • 具备直接从 RTL 源代码中调试高级 FPGA 设计的能力
  • 通过创建高级触发器,您可在电路中查看所需的设计操作场景和特定探针节点
  • 全速运转时内部设计仍具有可视性
  • 在 RTL 源代码、RTL 架构视图或波形查看器中叠加显示调试结果
  • 通过单一的 Identify IICE,可在一个调试会话中选择性查看多达 8 个不同分组的内部探针
  • 综合和布局旁路选项让您可以快速进行 Virtex-7/6/5 FPGA 的调试更改
  • 兼容 Synopsys 验证解决方案 Verdi3™ 和 Siloti,可自动调试基于 FPGA 的原型,并实现原型的可视性

PDF 下载 Identify 数据手册

Identify
图 1: 对样点数据进行源代码注释的 Identify 调试器会话
要求产品评估

在 RTL 源代码设计中调试
Identify 软件设定了使用 FPGA 硬件调试 RTL 的标准。 在设计中增加探针和触发点可以很快速的实现, 只要打开 HDL 源代码, 单击信号的名字,或在代码的 CASE 和 IF-THEN 等分支处单击行号即可。 您可以使用 Synopsys Certify® 多 FPGA ASIC 原型软件相同的方式,来调试一个 ASIC 原型中的多个 FPGA。 无需直接修改源代码,就可与 Identify Intelligent In-Circuit Emulator (IICE) 逻辑进行后台整合。

在运行 FPGA 器件的同时,实时捕获结果。 使用标准的 JTAG 端口界面提取样例数据,并以波形或源代码注释的图形化方式进行显示。 Identify 软件自动将 FPGA 电路级信号转换回您的 RTL HDL 源中使用的矢量和枚举数据类型。

快速隔离设计错误
Identify RTL 调试软件具有灵活的触发和采样方法,能快速隔离设计错误,在系统运行调试会话的同时提升您的生产率。 Identify 工具中可编程的触发器让您能够轻松检测到最复杂的系统行为。 触发器的定义可简单至信号匹配为特定状态,也可复杂至多个信号在一段时间内完成一系列状态。 Identify 工具的采样方法让您可以在触发器被触发的任意时间,用多种方式记录内部系统状态;可以在触发前后的一段时间内进行快照,也可以只在某几个触发事件后进行快照,或者通过编程制定一个看门狗定时器,在定时器超时之时进行快照。 Identify 工具的采样和触发器表达式之间的结合,可极大地减少您在 FPGA 调试中需要检查的数据历史记录数量。 而 Identify 工具的扩展 Tcl 命令语言能帮您自动进行回归测试任务。


图 2: Identify 可编程的状态机触发

升级您的 FPGA 调试环境
Identify 工具的 RTL 调试解决方案是对外部测试设备或第一代集成逻辑分析器 (ILA) 内核的一项重要升级 当逻辑分析器和混合信号示波器 (MSO) 拥有极大的容量和灵活的触发能力时,他们需要宝贵的 FPGA I/O 来探测内部信号,需要手动修改您的设计才能将内部信号路由至外部,因此也就无法让内部电路信号名称关联到您的 RTL 源。 第一代可编程的 ILA 内核例化在你的设计中,它具有和手动探测同样的缺陷,只支持从综合后、网表层面的角度进行调试。 如您正在使用多个 FPGA 为 ASIC 设计进行原型验证,可以在您的 RTL 分区之前,使用 Identify 软件直接进行调试。 使用了 FPGA ILA 的原型设计流程需要在分区步骤之后进行调试,因此无法在设计修订后得到保留。