Certify 

实现高性能物理原型 

概览
Certify软件让使用基于Xilinx Virtex-7和Altera Stratix-V的物理原型的ASIC设计者得以实现和分区以验证他们的设计。Certify软件提供一种方法转换和分割大规模ASIC设计到多FPGA原型验证平台。

仅用Synopsys HAPS 系列进行原型验证?学习ProtoCompiler是如何有助于提升生产率以及缩短建立第一个原型平台的时间。

关键功能
  • 支持基于Xilinx Virtex-7和Altera Stratix-V流行用于实现物理原型的大容量FPGA器件。
  • 用Verilog HDL语法来创建板子描述文件
  • 自动将面向 ASIC 的 RTL 源代码和 DesignWare® IP 映射到多个 FPGA
  • 允许自动化及(或)手动分区。
  • Swarm 智能分割引擎 (SWIPE) 提供了更加实际可行的分割解决方案
  • 在交互式分割期间,Impact Analysis 界面可提供即时的 FPGA 资源消耗反馈
  • 支持 Synopsys Design Constrain 格式的时序约束
  • 包含行业标准的 Synplify® Premier 综合引擎
  • 包含 Identify® RTL 调试工具,对 FPGA 硬件,可提供类似仿真器的可视性
  • 包括描述HAPS-70系列主板及子板的数据库以便立即规划和实现。
  • 提供 High-Speed Time Domain Multiplexing (HSTDM) I/O 共享,以增大 FPGA 互联带宽

PDF 下载 Certify 数据手册

Identify
图 1: 基于流程的图形化界面为用户提供指导
要求产品评估

设计实现
如要使用 FPGA 为 ASIC 设计构建原型,某些设计元素必须转换为 FPGA 实现工具可识别的结构。 这些元素,比如 ASIC 门级元件或门控时钟树结构等,手动编辑起来会非常困难,也很耗时。 Certify 软件可自动识别这些 ASIC 特有的结构,并将这些结构转换为等效的 FPGA 结构。

分割
Certify 工具的自动模式,利用一个直观的、以流程为导向的用户界面 (GUI),几乎无需用户干预即可快速分割基本设计。 对于更复杂的设计,这一以流程为导向的 GUI 会引导用户完成整个分割过程,并提供许多功能,如 I/O 引脚多路复用功能,可减少 FPGA 各分割部分之间的 I/O 引脚数量。 用户可快速创建功能分割解决方案,并使用 Certify 工具的高级功能来优化这些解决方案。

性能
Certify 工具支持以行业标准 Synopsys Design Constraint (SDC) 格式定义的系统时序约束,确保在多 FPGA 实现中,整体 ASIC 时序是一致的。 Certify 软件还能在硬件编程之前,提供一份概括原型大体性能的时序报告。 用户凭借 Certify 软件,通过等效的多 FPGA 原型验证的实现,来确保 ASIC 的时序约束是可行的。 此外,该工具的 High-speed Time Domain Multiplexing (HSTDM) 技术,可增大 HAPS 板上的 FPGA 互联带宽,从而大大提升系统性能。

基于 FPGA 的原型验证流程集成
HAPS系列的板子描述文件时内嵌在Certify工具中, 这样就大大减少了创建平台的时间。Certify 软件紧密集成在 Synopsys 基于 FPGA 的原型验证硬件和软件流程中。 HAPS 系统的原型板描述内置在 Certify 工具中,因此仅需极短的准备时间,即可马上进行工作。 可迅速装配,并利用 Identify 对 HAPS 系统的时钟有效性、HSTDM 链接和 UMRBus 连接等进行快速检验,Identify 的这一功能可用来确认多母板和子板系统的完整性。 Certify 软件可确保最佳性能,因为它自动利用 HAPS 信号来支持 High-speed Time Domain Multiplexing (HSTDM) 功能,该功能可确保多个 FPGA 之间实现最快的可用连接。 Certify 软件利用世界领先的综合引擎 Synplify Premier FPGA 实现工具,实现到目标 FPGA 的最佳映射。 Synplify Premier 工具与 Identify 调试工具集成在一起,可提供先进的调试功能,监控设计中关键区域的信号。


图 2: Certify 是基于多 FPGA 的原型验证实现的关键工具



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