架构设计模型 

用于 Platform Architect 性能和功耗分析的预装模型    
亮点
  • 流量发生器
  • 互联模型
  • 存储器子系统模型
  • 处理器模型

Synopsys Platform Architect 支持市面上广泛使用的多种模型,包括用于 SoC 架构探索和验证的预装式 SystemC TLM 模型。 Synopsys 架构设计模型让架构人员和系统设计人员进行高效设计、分析和优化性能及功耗,并减少 Platform Architect 中多核 SoC 架构的成本。

该库提供常用架构组件的 SystemC TLM 模型,包括通用流量发生器、互联、存储器子系统以及嵌入式处理器,具体包括:

流量发生器
  • 用于记录驱动的流量发生器的通用文件读取总线主控 (GFRBM)
  • 用于应用程序任务映射和任务驱动的流量发生器的通用虚拟处理单元 (VPU)
互联模型
  • 包括 ARM AMBA® 2 AHB™/APB™、AMBA 3 AXI™ 和 AMBA 4 AXI™ 协议的周期精准的 SystemC TLM 总线库,包括 ARM CoreLink™ 网络互联 模型和 Synopsys 针对 AMBA 的 DesignWare IP 解决方案。
  • 行业标准 IEEE 1666-2011 SystemC TLM-2.0 协议的通用时钟近似 SystemC TLM 总线库,并且支持 Arteris® 针对 Arteris FlexNoC™ 芯片网络 (NoC) 互联提供的时钟近似模型,为 AMBA® AXI™、AHB™、AHB-Lite、APB™ 和 PIF 协议提供了芯片内的连通性。
存储器子系统模型
  • 通用时钟近似 SystemC TLM 存储器子系统模型包含ARM AXI、OCP-IP 和 IEEE-1666 2011 SystemC TLM-2.0 接口,包括Synopsys DesignWare 加强通用DDR Memory Controller (uMCTL2) 模型。
  • 周期精确的内存子系统模型已经可以通过Platform Architect和HDL混合仿真来实现,HDL侧可以是Synopsys或用户自己的,第三方的,或Synopsys的RTL内存控制器IP,包括Synopsys DesignWare 加强通用DDR Memory Controller (uMCTL2) 模型。
处理器模型
  • 周期精确的SystemC TLM处理器支持包 (PSPs)包括Tensilica和MIPS处理器族,也可以通过与用户提供的ARM处理器族RTL进行HDL混合仿真实现

这些模型由 Synopsys 与包括 ARM, Tensilica, 和 MIPS 在内的领先 IP 提供商合作开发,具有可配置性并加入完整的测量手段,以方便进行架构分析。 此外,可参见 DesignWare TLM 库虚拟原型模型页面,了解与我们的架构设计解决方案兼容的更多模型。 Synopsys 还会与客户合作,通过我们的 CoStart 启动服务共同创造架构性能模型。



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