CDC验证：数十亿门级ASIC设计的最大挑战之一
VC SpyGlass CDC是新思科技在Verification Continuum®平台上集成的静态分析解决方案之一，可提供全面的CDC签核方法，实现高效能、大容量和高调试效率。该方法原生地与VCS仿真工具等其他工具协同工作，并通过与Verdi调试器集成为开发者们提供高效的调试体验。
这套组合拳，让全芯片功耗签核不再难
ZeBu Empower系统的功耗感知仿真与PrimePower解决方案相结合，是基于真实系统级软件和真实系统级事件下的功耗特性来实现全芯片功耗签核的理想途径。
数字芯片设计EDA工具的2.0时代 （上）
EDA工具进入2.0时代，EDA需要变得更加AI化，它能帮助客户设计达到理想的PPA目标(性能、功耗、面积)，开发性能更高的终端产品，并进一步减少设计迭代，缩短设计周期，加快上市速度。
对话新思曹爱群博士：1%的创新也能带来100%的改变
从历史中学习，但也要跳出固有思维。西方宝贵的经验可以借鉴，但不要成为追随者。即使100个创新中有99个无所成就，唯一的成功依然可能永远改变我们的生活和方向。机器学习技术已经在新思科技客户的实际量产中得到应用，它显著提升了客户5nm芯片的性能和功耗，得到了客户的一致好评。此外，我们已在10月推出了更多的机器学习新技术，以进一步巩固我们在这一领域的领先地位。
使用统一的 RTL-to-GDSII 产品更快地实现更佳的结果
从异构的整合数据模型组转变为单一的统一模型，并在统一的 RTL-to-GDSII 流程中使用单一的引擎组，可能会对 TTR 和 PPA 结果产生重大影响。获取所有数据，使得算法可以变得更加有效。由于逻辑和物理结果之间具有良好的相关性，迭代可以显著减少。
发布于 芯片设计和验证
展望 3 纳米以下的生活
对于纳米级节点工艺的发展我们该有怎样的期待呢？我们行业向 2 纳米及以下节点工艺过渡时，将会呈现的技术趋势和市场驱动因素，以及需要怎样创新与协作才能取得成功？
发布于 芯片设计和验证
“作为政府项目已经够好了…” 还差得远呢？
“作为政府项目已经够好了”的内涵是，解决方案并不完美或达到严格标准，但只是足够好了，因为政府标准……嗯，我想你明白的。那么想到这句话时，我在想什么呢？ 主题是静态时序分析。在晶体管级静态时序分析方法中，可以在晶体管级重新分析标准信元，并用精确的上下文条件进行表征，从而消除在查找表中使用内插或外插点造成的延迟不确定性。
发布于 芯片设计和验证
In-Design 网格分析之美
虽然ASIC是一个错综复杂的过程，但 ASIC 流程的每个部分都将其复杂性提取出来，最终创造出能够出现在智能手表、电动汽车或最新手机中的芯片，真是令人惊奇的事情。ASIC 设计流程还在不断增加复杂程度，而且进度压力正不断增加。
发布于 芯片设计和验证
