Fusion Design Platform赋能每瓦性能优化激发HPC巨大潜能
新思科技Fusion Design Platform独特地基于单个RTL-to-GDSII数据模型而构建，可提供全流程电压优化和收敛方法论，为要求极其严苛的半导体领域提供理想的每瓦性能结果。
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2021新思科技开发者大会：揽数字芯光，话未来芯愿
9月28日，中国年度芯片技术创新峰会“2021新思科技开发者大会”在上海中心大厦成功举行。
新思科技Fusion Compiler成就更多先进应用
作为革新性的超融合平台Fusion Compiler可实现高效率、灵活性和吞吐量，以最大限度地提高功耗、性能和面积（PPA），从而应对非常具挑战性的设计。
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听新思科技工程副总裁详解Fusion Compiler的黄金签核框架
新思科技持续与领先的生态系统合作伙伴开展合作，通过创新主动应对芯片设计领域中即将出现的挑战。在新的流程节点或技术每次推出时，新趋势和新的分析技术都会出现，以确保准确的签核。
发布于 芯片设计和验证
为解决3DIC芯片设计难题，3DIC Compiler应运而生！
3DIC给AI、5G、数据中心、大型网络系统、高性能计算等领域带来变革的同时，也面临着不少挑战。从2D架构升级为3D架构，设计人员往往习惯于沿用自己熟悉的一套既定方法、工具和工作流来开发 SoC。
发布于 芯片设计和验证
Fusion Compiler + PrimeShield 实现先进工艺芯片设计的理想PPA
通过将签核的精确分析与签核驱动的强大优化技术相结合，Fusion Compiler 和PrimeShield重新定义了SoC先进工艺节点的PPA收敛和签核，为PPA的优化提供助力，提升了PPA曲线，并提高了SoC设计的每瓦性能。
发布于 芯片设计和验证
RTL Architect | 我就是这业界超靓的仔 ！ “左移（Shift-Left）”策略显著缩短开发周期
RTL Architect解决方案是业界领先的物理感知的RTL设计系统，极大的方便了从RTL设计人员和实现工程师的整个团队。其可显著缩短开发周期并提供卓越的结果质量；在提升团队的效率同时，也保证项目的开发质量。
发布于 芯片设计和验证
自定义开发 + 高收敛度，Fusion Compiler颠覆芯片创新
机器学习和预测可为芯片设计流程带来巨大益处。例如，Fusion Compiler采用机器预测来加快实现理想的优化解决方案，并防止DRC/时序在下游出现意外。机器学习的有效性直接取决于训练数据的质量。除了在之前的设计迭代阶段或项目中积累的大数据外，我们还有机会在流程的初期、在同一个运行过程中、或针对当前的设计版本来强化训练数据，这对于下游操作非常重要。
发布于 芯片设计和验证
数字芯片设计EDA工具的2.0时代 （下）
半导体行业持续驱动着工艺沿摩尔定律发展，为EDA带来了日益增长的技术挑战。未来的芯片挑战来自于工艺、丰富的应用场景、整体设计规模以及成本。为了应对这些挑战，除了要把工具做得更好外，还需要积极探索EDA工具与AI和云技术的融合，让芯片开发者可以把研发的重点转移到如何创造出更有意义的芯片。
数字芯片设计EDA工具的2.0时代 （上）
EDA工具进入2.0时代，EDA需要变得更加AI化，它能帮助客户设计达到理想的PPA目标(性能、功耗、面积)，开发性能更高的终端产品，并进一步减少设计迭代，缩短设计周期，加快上市速度。
