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“作为政府项目已经够好了…” 还差得远呢?

“作为政府项目已经够好了”的内涵是,解决方案并不完美或达到严格标准,但只是足够好了,因为政府标准……嗯,我想你明白的。那么想到这句话时,我在想什么呢? 主题是静态时序分析。在晶体管级静态时序分析方法中,可以在晶体管级重新分析标准信元,并用精确的上下文条件进行表征,从而消除在查找表中使用内插或外插点造成的延迟不确定性。

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发布于 芯片设计和验证

 

In-Design 网格分析之美

虽然ASIC是一个错综复杂的过程,但 ASIC 流程的每个部分都将其复杂性提取出来,最终创造出能够出现在智能手表、电动汽车或最新手机中的芯片,真是令人惊奇的事情。ASIC 设计流程还在不断增加复杂程度,而且进度压力正不断增加。

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发布于 芯片设计和验证