VCS：助力英伟达开启Multi-Die系统仿真二倍速
AI聊天机器人、自动化制造设备、自动驾驶汽车……各种带宽密集型应用蓬勃发展，推动芯片设计从单片式片上系统（SoC）转向Multi-Die系统。通过将多个裸片或小芯片集成到单个封装中，开发者可以扩展系统功能，降低风险并缩短产品上市时间。
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芯片的数字孪生：虚拟原型技术让Multi-Die系统设计轻松实现
如果我们想自己建造房屋，那么在此之前，一定需要一份详尽的设计蓝图，并精心规划出每个房间、走廊和门窗的位置。但如果等房屋已经开始建造了，再进行更改，不仅代价高昂，而且非常耗时。芯片设计，包括Multi-Die系统的基础构建，亦是如此，全部都需要细致入微的架构规划。
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新思科技CEO Aart de Geus：SysMoore时代，Multi-Die系统将重塑半导体未来
数十年来，在摩尔定律的影响下，半导体公司每隔两年，就会将集成电路（IC）上容纳的晶体管数量增加一倍。随着摩尔定律的放缓，SoC的器件微缩也明显放慢了脚步，而更新、更复杂的工艺节点成本却持续稳步上升。然而，随着“万物智能”带来的爆发式影响和无处不在的人工智能（AI）极大推动人们追求更快的速度和数量更多的晶体管，市场对更快、更好和更智能的芯片的需求只会越来越大。我们将摩尔定律的规模复杂性与新系统复杂性需求的这种交汇融合称为SysMoore时代。
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NAND闪存加速度，推动Multi-Die验证新范式
今天，高速发展的电子产品已经成为了人们生产生活必不可少的工具。除了笔记本、智能手机，云计算、物联网、车载安防等各个场景都高度依赖着强大的运行速度和内存。而当今，最有发展潜力的存储技术莫过于3D NAND闪存，所有主要闪存制造商都在积极采用各种方法来降低闪存的每位成本，同时创造出适用于各种应用的产品。闪存制造商还在积极展开研究，期望能够扩展3D NAND闪存的垂直层数。虽然15nm似乎是NAND闪存目前能够达到的最小节点，但开发者依然在不懈地追求缩小闪存的光刻节点。此外， 闪存制造商也在积极探索将MLC和TLC技术与3D NAND闪存技术相结合， 许多制造商已经看到了胜利的曙光。
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设计更简单，运行更稳健，UCIe标准如何“拿捏”Multi-Die系统？
如今，从数据中心到边缘层，再到万物智能网络的深处，先进的Multi-Die系统实现了前所未有的性能水平。Multi-Die系统不是通用的单体架构芯片，而是由一系列异构芯片（也称“小芯片”）组成，其中小芯片针对每个功能组件进行了优化。虽然Multi-Die系统具有更高的灵活性并在系统功耗和性能方面表现优异，但也带来了极高的设计复杂性。通用芯粒互连技术（UCIe）标准于2022年3月发布，旨在推动Multi-Die系统中Die-to-Die连接的标准化。UCIe可以简化不同供应商和不同工艺技术芯片之间的互操作性。即便符合UCIe标准的Multi-Die系统在开发、测试和制造过程中表现良好，但在实际运行时，又如何确保系统的Die-to-Die连接继续保持稳健安全并经过测试验证呢？本文将探讨如何通过IP、测试、硬件加速等方式满足相关要求，从而确保Multi-Die系统的可靠性。 采用UCIe标准的优势 试想一下这种情形：Multi-Die系统包含两块芯片，分别来自两家不同的供应商，并采用了不同的工艺技术，比如7nm和3nm；而且，还需要这两块芯片能够无缝地相互通信并支持行业标准协议，比如PCI Express®（PCIe®）和CXL等。要知道，在设计中每添加一块芯片，系统的延迟就会增加，性能也会随之降低。要让所有芯片协同工作，并克服延迟难题，需要遵循正确的标准。为Multi-Die系统采用UCIe标准具有以下几个优势：
新思科技携手力积电，以3DIC解决方案将AI推向新高
3DIC设计的重要性日益凸显。当今市场对AI应用的需求在不断增加，而摩尔定律的步伐却在放缓，这使得芯片开发者不得不寻求其他类型的芯片架构，以满足消费者和领先服务提供商的预期。3DIC设计并不是简单地将多个裸片相邻连接，而是通过硅晶圆或裸片的垂直堆叠来大幅提高性能和功耗表现，并让尺寸变得更小。
晶体管的第一个76年：变小了，却变大了？
发布时间：2023-06-16
1947年，当John Bardeen、Walter Brattain和William Shockley成功制造出了世界上第一个能正常工作的晶体管时，他们未曾想到，晶体管如今会成为电子产品的最重要组成部分。晶体管被誉为20世纪最伟大的发明之一，它改进了真空管在功耗和尺寸方面的缺陷，为电子设备的发展奠定了基础，也为人们带来了便捷高效的数字化生活。
Multi-Die如何引领后摩尔时代的创新？
发布时间：2023-06-12
在SysMoore的时代，Multi-Die系统正在成为超越摩尔定律和解决系统复杂性挑战的解决方案，它能实现以经济高效的方式更快地扩展系统功能、降低风险、缩短产品上市时间、以更低的功耗实现更高的吞吐量，以及快速打造新的产品类别。
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《麻省理工科技评论》：38%的半导体公司将采用Multi-Die系统
发布时间：2023-05-30
新思科技致力于与生态系统合作伙伴一起开创Multi-Die系统的新时代。为此，我们将提供全面的Multi-Die系统解决方案，包括EDA和IP产品以及深厚的系统设计专业知识。我们迫不及待地想要见证这些新功能为我们的未来发展带来更多机遇。
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Multi-Die系统设计里程碑：UCIe PHY IP在台积公司N3E工艺上成功流片
发布时间：2023-05-24
新思科技一直与台积公司保持合作，利用台积公司先进的FinFET工艺提供高质量的IP。近日，新思科技宣布在台积公司的N3E工艺上成功完成了Universal Chiplet Interconnect Express™ （UCIe™） PHY IP流片。UCIe IP是Multi-Die系统的一个关键组成部分，它使开发者能够在封装中实现安全和鲁棒的Die-to-Die连接，并提供高带宽、低功耗和低延迟。
