新思科技, 引领万物智能

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从基于标准的IP核到完整的定制架构,新思科技拥有值得信赖的IP核和子系统专家,能够满足您独特的芯片需求。 DesignWare IP包括逻辑库。嵌入式存储器、嵌入式测试单元、模拟IP、接口IP、安全 IP和嵌入式处理器。我们提供了 SoC 架构、子系统、信号/电源完整性、硬化、原型设计套件和硅晶初启支持,帮您将独特的构想推向市场。我们对基础架构、IP核开发与质量的全面投资和综合的全球技术支持相结合,专注于 加快您的产品投入批量生产。

 

新思科技和三星强强联手,加速先进工艺下多裸晶芯片系统设计

  • 新思科技经认证的多裸晶芯片系统设计参考流程和安全的Die-to-Die IP解决方案,加速了三星SF 5/4/3工艺和I-Cube及X-Cube技术的设计和流片成功。
  • 新思科技3DIC Compiler是统一的多裸晶芯片封装探索、协同设计和分析的平台,已经获得三星多裸晶芯集成工艺流程的认证。
  • 全面和可扩展的新思科技多裸晶芯片系统能够实现从早期设计探索到芯片生命周期管理全流程的快速异构集成。

新思科技(Synopsys)近日宣布,与三星晶圆厂(以下简称为“三星”)深化合作,助力芯片制造商针对三星先进工艺加速设计2.5D和3D多裸晶芯片系统。此次合作解决了高性能计算、人工智能、汽车和智能手机等计算密集型应用,对于多裸晶芯片系统的关键需求。基于新思科技一系列全球领先的经认证EDA参考流程组合,包括新思科技3DIC Compiler和用于Die-to-Die互连的UCIe IP,和三星I-Cube和X-Cube技术,双方客户可以在三星5纳米、4纳米和3纳米工艺上加速开发多裸晶芯片系统。

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发布于 EDA, IP核

 

加速先进制程设计创新!新思科技IP成功在台积公司3nm工艺实现流片

  • 基于台积公司N3E工艺技术的新思科技IP能够为希望降低集成风险并加快首次流片成功的芯片制造商建立竞争优势
  • 符合标准规范的新思科技接口IP,包括112G以太网、LPDDR5X、DDR5、PCIe、USB/DisplayPort和MIPI C/D-PHY,实现了广泛的互操作性
  • 基于台积公司N3E工艺技术的广泛IP组合与新思科技的认证数字和定制设计解决方案强强结合,能够提高性能并极大限度地降低功耗

新思科技近日宣布,基于台积公司N3E工艺技术可提供广泛的接口IP产品组合,成功引领了新一轮先进芯片设计浪潮。新思科技的半导体IP在最通用的协议等多条产品线上实现了流片成功,能够提供业界领先的功耗、性能、面积(PPA)和低延迟。新思科技面向台积公司N3E工艺的IP为台积公司N3P集成提供了一条快捷路径,助力开发者加速开发人工智能(AI)、高性能计算(HPC)和移动设计。

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发布于 IP核

 

新思科技与英特尔扩大战略合作,以关键IP组合赋能Intel 3/18A先进制程

  • 该合作将进一步推动英特尔IDM 2.0战略的发展;
  • 该合作将赋能英特尔代工生态系统建设,扩大并加速为英特尔代工服务客户提供先进工艺节点上的IP;
  • 该合作建立在新思科技与英特尔长期的IP和EDA战略合作伙伴关系之上;

新思科技与英特尔近日共同宣布,双方已经达成一项最终协议,通过为英特尔代工客户开发针对Intel 3和Intel 18A制程工艺的IP产品组合,进一步扩大在半导体IP和EDA(电子设计自动化)领域的长期战略合作伙伴关系。新思科技针对英特尔先进制程提供关键IP,将为英特尔代工服务(IFS)新老客户提供更加强大的服务。

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发布于 IP核

 

新思科技PVT IP:从源头解决先进制程芯片“三大拦路虎”

本文转自TechSugar

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发布于 IP核

 

全面支持Intel 16!新思科技EDA流程及IP获认证,携手推动成熟应用领域创新

  • 新思科技EDA数字和定制设计流程及半导体IP可提高芯片的功耗、性能和面积,同时将Intel 16制程工艺的集成风险降至最低
  • 基于英特尔代工服务加速器(IFS Accelerator)生态联盟,新思科技的解决方案可在英特尔代工服务提供的制程工艺上实现安全且先进的微电子技术开发

新思科技(Synopsys)近日宣布,其搭载了Synopsys.ai™全栈式AI驱动型EDA解决方案的数字和定制设计流程已经通过英特尔代工服务(IFS)的Intel 16制程工艺认证,以助力简化功耗和空间受限型应用的芯片设计工作。与同样针对该制程工艺进行优化的高质量新思科技基础 IP和接口IP结合使用,客户能够在先进移动、射频、物联网、消费、存储等领域成功实现甚至超越其设计目标。

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发布于 EDA, IP核

 

算力需求再加码,1.6T以太网助力数据中心突破提速瓶颈

从线上购物、观影,再到使用手机银行进行支付……我们的日常生活可能比我们想象的更依赖数据中心。如今,数据中心,尤其是管理PB级数据的超大规模数据中心,愈发受关注。IDC预计,至2025年,全球的数据量将达到175 ZB。随着每年数字领域的数据量快速增长,要保持良好的线上体验感,高带宽和超快的网络速度至关重要。

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发布于 IP核

 

设计更简单,运行更稳健,UCIe标准如何“拿捏”Multi-Die系统?

如今,从数据中心到边缘层,再到万物智能网络的深处,先进的Multi-Die系统实现了前所未有的性能水平。Multi-Die系统不是通用的单体架构芯片,而是由一系列异构芯片(也称“小芯片”)组成,其中小芯片针对每个功能组件进行了优化。虽然Multi-Die系统具有更高的灵活性并在系统功耗和性能方面表现优异,但也带来了极高的设计复杂性。通用芯粒互连技术(UCIe)标准于2022年3月发布,旨在推动Multi-Die系统中Die-to-Die连接的标准化。UCIe可以简化不同供应商和不同工艺技术芯片之间的互操作性。即便符合UCIe标准的Multi-Die系统在开发、测试和制造过程中表现良好,但在实际运行时,又如何确保系统的Die-to-Die连接继续保持稳健安全并经过测试验证呢?本文将探讨如何通过IP、测试、硬件加速等方式满足相关要求,从而确保Multi-Die系统的可靠性。 采用UCIe标准的优势 试想一下这种情形:Multi-Die系统包含两块芯片,分别来自两家不同的供应商,并采用了不同的工艺技术,比如7nm和3nm;而且,还需要这两块芯片能够无缝地相互通信并支持行业标准协议,比如PCI Express®(PCIe®)和CXL等。要知道,在设计中每添加一块芯片,系统的延迟就会增加,性能也会随之降低。要让所有芯片协同工作,并克服延迟难题,需要遵循正确的标准。为Multi-Die系统采用UCIe标准具有以下几个优势:

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发布于 EDA, IP核, Multi-Die

 

AI和数据中心:PCIe 6.0,你是懂加速的

要想享受最新的800G以太网的联网速度,就需要与之匹配的串行总线接口。同理,数据中心固态驱动器(SSD)和AI应用中使用的加速器也对传输速度有很高的需求。这就是为什么PCI Express®(PCIe®)6.0在AI、HPC和数据中心中越来越受欢迎。PCIe 6.0运行速度极快,达到64GT/s,是上一代的两倍。目前,网络服务器、固态驱动器、交换机和AI加速器都已率先采用PCIe 6.0,网络接口卡(NIC)和CPU主机芯片也即将采用该标准,但开发者该如何知道PCIe 6.0是否适合进行下一款芯片设计呢?每向前迈进一步,开发者所面临的挑战便会愈加艰巨,产品上市时间(TTM)的压力更是有增无减。如果想要采用新标准,但又犹豫不决,不妨参考下方的提示:与行业领导者合作,借助其完整的端到端PCIe硬件设计工具,可以轻松实现出色的质量和安全性,同时降低风险。本文将概括介绍从PCIe 5.0迁移到PCIe 6.0快速通道之前需要考虑的各种事项。

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发布于 IP核

 

芯片也能“开天眼”?新思科技携手台积公司实现SLM PVT监控IP流片

开发复杂芯片时,无论是单片SoC还是Multi-Die系统,都需要克服更大的工艺、电压和温度(PVT)挑战,尤其是在采用先进节点时。为了提高性能和可靠性,片内PVT监控器已成为这些芯片中必不可少的“耳目”。新思科技一直走在芯片监控解决方案的前沿,而这些解决方案是新思科技芯片生命周期管理(SLM)系列的一部分。最近,新思科技在台积公司N5和N3E工艺上完成了PVT监控IP测试芯片的流片。这是一个里程碑式的成功。从此,那些准备在这些先进节点上进行设计的开发者都可以从中受益。台积公司N3E工艺扩展了代工厂的3nm工艺家族,带来了更优的功耗、性能和产量,非常适合人工智能、高性能计算和移动通讯等应用中常见的计算密集型工作负载。台积公司N5工艺基于FinFET技术,与N7工艺相比,其速度提高约20%,功耗降低约40%。新思科技SLM PVT监控IP目前已被全球140多家客户所采用,实现了600多项设计,可用于28nm至3nm工艺。IP本质上对工艺和制造技术很敏感,因此实现经验证的芯片性能是与芯片制造商建立信任的重要一环。经验证的IP可以缩短设计周期和节省成本。本文将进一步介绍监控IP如何助力提高芯片性能。

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发布于 IP核, 芯片生命周期管理

 

AIGC产业爆发,离800G以太网时代只差最后一步?

发布时间:2023-06-15
AIGC产业的爆发进一步带动了800G以太网的需求。通过引入全新的MAC和PCS,800G以太网找到了当前最经济理想的实现方案——8通道112G SerDes或PHY技术。

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发布于 IP核, 人工智能