Synopsys.ai再拓新版图！新思科技发布业界首个全栈式大数据分析解决方案
- 全面的AI驱动型数据分析解决方案可整合并利用IC设计、测试和制造流程中的数据，助力实现更智能的决策。
- 智能化引导调试和优化，加快设计收敛并尽可能降低项目风险。
- 提高制造良率，从而实现更快速和更高效的大规模制造（HVM）。
- 监测整个半导体供应链中的芯片数据异常值，助力提高芯片质量、良率和吞吐量。
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新思科技和三星强强联手，加速先进工艺下多裸晶芯片系统设计
- 新思科技经认证的多裸晶芯片系统设计参考流程和安全的Die-to-Die IP解决方案，加速了三星SF 5/4/3工艺和I-Cube及X-Cube技术的设计和流片成功。
- 新思科技3DIC Compiler是统一的多裸晶芯片封装探索、协同设计和分析的平台，已经获得三星多裸晶芯集成工艺流程的认证。
- 全面和可扩展的新思科技多裸晶芯片系统能够实现从早期设计探索到芯片生命周期管理全流程的快速异构集成。
新思科技（Synopsys）近日宣布，与三星晶圆厂（以下简称为“三星”）深化合作，助力芯片制造商针对三星先进工艺加速设计2.5D和3D多裸晶芯片系统。此次合作解决了高性能计算、人工智能、汽车和智能手机等计算密集型应用，对于多裸晶芯片系统的关键需求。基于新思科技一系列全球领先的经认证EDA参考流程组合，包括新思科技3DIC Compiler和用于Die-to-Die互连的UCIe IP，和三星I-Cube和X-Cube技术，双方客户可以在三星5纳米、4纳米和3纳米工艺上加速开发多裸晶芯片系统。
全面支持Intel 16！新思科技EDA流程及IP获认证，携手推动成熟应用领域创新
- 新思科技EDA数字和定制设计流程及半导体IP可提高芯片的功耗、性能和面积，同时将Intel 16制程工艺的集成风险降至最低
- 基于英特尔代工服务加速器（IFS Accelerator）生态联盟，新思科技的解决方案可在英特尔代工服务提供的制程工艺上实现安全且先进的微电子技术开发
新思科技（Synopsys）近日宣布，其搭载了Synopsys.ai™全栈式AI驱动型EDA解决方案的数字和定制设计流程已经通过英特尔代工服务（IFS）的Intel 16制程工艺认证，以助力简化功耗和空间受限型应用的芯片设计工作。与同样针对该制程工艺进行优化的高质量新思科技基础 IP和接口IP结合使用，客户能够在先进移动、射频、物联网、消费、存储等领域成功实现甚至超越其设计目标。
两大IP扩大IP合作，新思科技携手三星加速新兴领域复杂SoC设计
- 新思科技接口IP适用于USB、PCI Express、112G以太网、UCIe、LPDDR、DDR、MIPI等广泛使用的协议中，并在三星工艺中实现高性能和低延迟
- 新思科技基础IP，包括逻辑库、嵌入式存储器、TCAM和GPIO，可以在各先进节点上提供行业领先的功耗、性能和面积（PPA）
- 新思科技车规级IP集成到三星的工艺中，有助于确保ADAS、动力总成和雷达SoC的长期运行并提高可靠性
- 三星工艺中集成了广泛的IP组合，并在新思科技经过认证的数字和定制设计流程的加持下，共同加速流片成功
新思科技（Synopsys）近日宣布，与三星晶圆厂（以下简称为“三星”）签订合作升级协议，共同开发广泛IP组合以降低汽车、移动、高性能计算（HPC）和多裸晶芯片的设计风险并加速其流片成功。该协议拓展了双方的合作范围，面向三星8LPU、SF5、SF4和SF3等先进工艺，新思科技将提供包括基础IP、USB、PCI Express、112G以太网、UCIe、LPDDR、DDR、MIPI等广泛IP组合。
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互相成就+1！新思科技携手AMD，在EPYC 9004上加速复杂芯片设计
科技的力量早已渗透进我们生活的方方面面。我们将很多事情视为理所当然，例如我们会在通勤途中用智能手机观看高清电影；又或者我们会借助人工智能（AI）和机器学习（ML），让数据分析以更高的效率生成更准确的见解。然而，没有强大的处理器，这一切都不会发生。这些处理器可用来运行计算密集型的EDA工具，而EDA工具又是大型复杂SOC开发所必备的。
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设计更简单，运行更稳健，UCIe标准如何“拿捏”Multi-Die系统？
如今，从数据中心到边缘层，再到万物智能网络的深处，先进的Multi-Die系统实现了前所未有的性能水平。Multi-Die系统不是通用的单体架构芯片，而是由一系列异构芯片（也称“小芯片”）组成，其中小芯片针对每个功能组件进行了优化。虽然Multi-Die系统具有更高的灵活性并在系统功耗和性能方面表现优异，但也带来了极高的设计复杂性。通用芯粒互连技术（UCIe）标准于2022年3月发布，旨在推动Multi-Die系统中Die-to-Die连接的标准化。UCIe可以简化不同供应商和不同工艺技术芯片之间的互操作性。即便符合UCIe标准的Multi-Die系统在开发、测试和制造过程中表现良好，但在实际运行时，又如何确保系统的Die-to-Die连接继续保持稳健安全并经过测试验证呢？本文将探讨如何通过IP、测试、硬件加速等方式满足相关要求，从而确保Multi-Die系统的可靠性。 采用UCIe标准的优势 试想一下这种情形：Multi-Die系统包含两块芯片，分别来自两家不同的供应商，并采用了不同的工艺技术，比如7nm和3nm；而且，还需要这两块芯片能够无缝地相互通信并支持行业标准协议，比如PCI Express®（PCIe®）和CXL等。要知道，在设计中每添加一块芯片，系统的延迟就会增加，性能也会随之降低。要让所有芯片协同工作，并克服延迟难题，需要遵循正确的标准。为Multi-Die系统采用UCIe标准具有以下几个优势：
Multi-Die系统设计里程碑：UCIe PHY IP在台积公司N3E工艺上成功流片
发布时间：2023-05-24
新思科技一直与台积公司保持合作，利用台积公司先进的FinFET工艺提供高质量的IP。近日，新思科技宣布在台积公司的N3E工艺上成功完成了Universal Chiplet Interconnect Express™ （UCIe™） PHY IP流片。UCIe IP是Multi-Die系统的一个关键组成部分，它使开发者能够在封装中实现安全和鲁棒的Die-to-Die连接，并提供高带宽、低功耗和低延迟。
新能源汽车竞赛中，车规级芯片如何提速？
发布时间：2023-04-25
由于车规级芯片的复杂性和设计周期长等因素，国内芯片设计领域一直面临着巨大的挑战。EDA软件和工具是芯片设计过程中不可或缺的一部分，在加速车规芯片设计和研发的过程中，已经越来越成为中流砥柱。
AI会改变EDA的基因吗？
发布时间：2023-04-24
凭借屡获殊荣的新思科技DSO.ai™ AI芯片设计应用的引领，新思科技推出了业界首个全栈式AI驱动型EDA解决方案Synopsys.ai，现已搭载功能验证解决方案（新思科技VSO.ai）和芯片测试解决方案（新思科技TSO.ai），未来还将推出更多功能。Synopsys.ai在减少功能覆盖率漏洞方面实现10倍提升，IP验证效率提高30%。同时，DSO.ai最近率先实现了首个100次生产流片，这是一个重要的里程碑，标志着AI已经成为主流的半导体技术。
从小众走向普及，形式化验证对系统级芯片开发有多重要？
发布时间：2023-04-21
形式化验证作为一种全新的验证方法，近年来在芯片开发中快速发展，正逐渐取代传统的仿真方法。
