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AI自动实现高质量布局布线:翻转功耗降低14%,线长减少19%

作者:Preeti Jain, Sr. Staff Product Manager, Synopsys Silicon Realization Group

开发者都了解布图规划 (Floorplanning) 对于高质量的布局绕线(P&R, Placement & Routing)非常重要,而高质量的布局绕线是设计成功的先决条件。然而,布图规划设计耗时且繁琐。人工智能 (AI)、高性能运算 (HPC)、以及超大规模的数据中心等新兴领域的崛起,正在导致芯片设计复杂性的增加和独特的架构挑战。

随着设计规模及复杂度的不断提升,设计中的宏 (Macro) 数量也在迅速增加。因此,布图规划正在主导整个项目的进度,而开发者们也在寻找方法,通过减少布图规划的迭代数量以满足其积极的设计质量 (QoR, Quality of Results) 目标。

如今,对于这个不可避免的挑战已经有了解决方案:一种可以自动进行布图规划的新技术,能够为开发者节省少则数日、数周、甚至多达数月的时间。本文将会讨论新思科技 IC Compiler™ II 和 Fusion Compiler™ 布局及绕线解决方案的最新功能,及其如何将自动化和智能化技术引入到该领域。以Global Unichip Corp (GUC,以下简称“创意电子”) 为例,通过与传统的人工处理方式作为对照,本文将展示创意电子如何借助新思科技IC Compiler II和Fusion Compiler中的 FreeForm Macro Placement 技术来加速实现更好的设计质量。

传统的布图规划为什么耗时且繁琐

传统上,布图规划,也就是放置集成电路的主要功能区块,又称为宏 (Macro),需要手动尝试错误 (Trial and Error),以发现芯片良好的数据流。一旦所有模块单元(Macros)被布局后,剩余的空间将用于标准单元 (Standard Cells)。我们的目标是要将每一个模块放在合适的位置,以实现目前的设计方案所需要的功耗、性能、和面积 (PPA, Power, Performance, and Area) 目标。如果开发者在进行一个熟悉的设计类型,也许可以依靠过去的经验和从学术机构学到的知识来加速设计流程。例如, HCP设计单芯片系统 (SoCs for HPC) 方面的专家,熟知如何为芯片布局和绕线以获得所需的性能,并最大限度地降低功耗。但当有多达数千个模块单元后,传统的人工操作方式来在效率上就会受到限制。

根据芯片的大小和复杂性,布图规划的迭代时间可以从几天到几周不等。当采用人工或者现有的传统布图规划解决方案进行设计时,开发者只能将模块单元放在区块的边缘。但这并不一定是理想的方式,有可能会导致阻塞 (Blockage) 或次级质量 (Sub-optimal Quality)。

作为ASIC设计服务的领导厂商,总部位于中国台湾的创意电子致力于为客户提供 IC 和 SoC 设计服务,多年来已成功在3nm及5nm等先进节点上采用了新思科技的数字实施流程,从而为客户提供尽可能快速的上市时间和最大化的功耗。为了继续满足并超越客户的需求,GUC 需要简化其人工智能、HPC、移动、汽电、以及物联网方面的设计周期。为此,该公司需要一个解决方案来提升其布局和绕线上的设计生产力,因为在其复杂的SoC中拥有2000 多个存储器,而布图规划已经成为一个巨大的挑战。

macros soc design
本图显示创意电子的一个复杂的SoC上包含了 2000个以上的宏(Macro)

通过FreeForm Macro Placement 提高布局绕线生产力

在新思科技全球用户大会 (SNUG, Synopsys Users Group)上,创意电子讨论了其12nm的高性能运算芯片如何通过新思科技IC Compiler II进行布图规划并成功流片的过程。他们展示了FreeForm Macro Placement 技术在大幅降低布图规划设计,并加快数月的流片时间这一过程中的重要作用。在一个例子中,该团队利用相同的布局绕线流程,进行了两次并行的测试。在第一种情况下,他们使用传统的迭代过程进行了布图规划,再使用新思科技 IC Compiler II 来完成其余的布局绕线步骤。在第二种情况下,该团队则使用了新思科技的IC Compiler II 的 FreeForm Macro Placement 技术来自动完成流程中的布图规划部分。连通性驱动 (Connectivity-driven) 的FreeForm Macro Placement 技术具备阻塞认知的能力,可以同时置放标准单元和模块单元以获得更好的设计质量。该粗放式布局引擎 (Coarse Placement Engine) 能够同时优化标准单元和模块单元的线长、时序、和功率。

对比两项测试,创意电子发现在第二种情况下,使用 FreeForm Macro Placement 技术的单一流程时,PPA结果有所改善:

  • 开关功率 (Switching Power) 降低了14%,线长减少了 19%。
  • 更好的变压比 (VT ratio) 降低了漏电功率 (Leakage Power)。
  • 由于有更好的Total Net Length/cap,动态功率 (Dynamic Power)更低。
  • 由于 Memory-to-logic 路径更短,没有出现Glitch Violations,因此获得更好的信号完整性 (SI, Signal Integrity)。

 

创意电子的资深副总经理林景源博士 (Louis Lin) 表示:“总的来说,新思科技 IC Compiler II FreeForm Macro Placement大幅降低了我们在布图规划上花费的时间,助力我们实现了积极的ASIC 设计目标,并获得业界领先的PPA指标。该技术不仅能够减少布图规划的重复迭代,还能实现最佳的时序和阻塞,助力我们协助客户完成其下一代人工智能硬件、高性能运算、汽车、移动以及物联网等领域上严苛的设计要求和产品交付目标。」

通过将机器学习应用在宏布局上来优化布图规划

除了FreeForm Macro Placement 的技术之外,新思科技IC Compiler II 还应用了新一代由机器学习驱动的宏布局 (Macro Placement) 技术,进一步强化其功能。基于机器学习为的技术利用强大的粗放式布局引擎 (Coarse Placement Engine) ,能够根据从之前的设计结果中所收集到的数据,预测宏单元布局的设计质量 (QoR), 并为阻塞和时序 (Congestion and Timing) 创建尽可能优化的开箱即用的宏布局。该技术可以预测阻塞、线长,和总负时序裕量 (TNS, Total Negative Slack),并显著减少人工调整工作。通过迅速地自动探索数百个布图规划,该技术可以创建出性能极佳的布图规划。

机器学习的模型会在使用过程中一路被训练,而且可用来提供训练的数据越多,该技术就会变得越智能。由于集成电路的巨大探索空间,特别是那些动辄运用到数千个宏的人工智能架构, 机器学习技术非常适合解决布图规划设计所面临的挑战。来自用户或该工具出厂时所预载的机器学习数据库中的机器学习数据都会被保存下来,供其他设计重复使用。

新思科技IC Compiler II 和 Fusion Compiler 是新思科技数字设计系列产品中的一部分,该系列是业界首个人工智能增强的云端设计解决方案,重新定义了传统EDA工具在综合 (Synthesis)、布局绕线 (P&R)、及验证签核 (Signoff) 等方面的界限,并致力于提供业界领先的 PPA和尽可能缩短的结果时间 (Time-to-results)。此外,新思科技也已将许多IP 集成到其解决方案中。

结论

芯片的布图规划标示了所有基础元件的位置。理想情况下,模块单元和标准单元都应该支持芯片的良好数据流,以实现适用于目标应用的最佳 PPA。传统上,布图规划是手动且耗时的流程。新思科技IC Compiler II 和Fusion Compiler 数字实现解决方案中的全新自动化和由机器学习驱动的技术简化了布图规划设计,能够获得更好的结果及生产力。例如,创意电子使用了新思科技 IC Compiler II 的FreeForm Macro Placement后,成功实现了开关功率 (Switching Power) 降低14%,线长减少了 19%。

使用具备自动化及智能化设计的最新布图规划技术,可以实现您的设计所需要的质量和及时性。