领先于测试挑战曲线的奥义
自从半导体设备仅包含少数几个栅极的早期开始，制造测试领域就一直专注于如何在最短的时间内检测到最大数量的潜在缺陷。这个基本目标多年来一直没有改变，并且继续适用于 5nm 及更高规格。超越了测试向量压缩之后，需要新技术来控制测试时间。
发布于 芯片设计和验证
综合工艺还没有独立出来？
FinFET 工艺的复杂过程和布局规则对综合期间的决策有很大影响。随着物理综合的出现，在综合流程中可以考虑物理效应，并且前端设计人员在发布新工艺节点时开始询问会发生什么样的变化。再见了，综合时彼此独立的工艺，很高兴曾经认识你们……
发布于 芯片设计和验证
“作为政府项目已经够好了…” 还差得远呢？
“作为政府项目已经够好了”的内涵是，解决方案并不完美或达到严格标准，但只是足够好了，因为政府标准……嗯，我想你明白的。那么想到这句话时，我在想什么呢？ 主题是静态时序分析。在晶体管级静态时序分析方法中，可以在晶体管级重新分析标准信元，并用精确的上下文条件进行表征，从而消除在查找表中使用内插或外插点造成的延迟不确定性。
发布于 芯片设计和验证
5 nm 及更高级节点的设计流程
设计裕量当然不是什么新鲜事物，但随着流程的缩减，它们的数量和范围都在增加。按照 Donald Rumsfeld 说法，裕量原始的意义就是“已知的未知”和“未知的未知”。这些是我们要么还不能，要么还没有以某种有效的方式建模出来的东西。尽管如此，我们需要裕量来确保设计是可靠的、可制造的且可实现的。
发布于 芯片设计和验证
In-Design 网格分析之美
虽然ASIC是一个错综复杂的过程，但 ASIC 流程的每个部分都将其复杂性提取出来，最终创造出能够出现在智能手表、电动汽车或最新手机中的芯片，真是令人惊奇的事情。ASIC 设计流程还在不断增加复杂程度，而且进度压力正不断增加。
发布于 芯片设计和验证
通过机器学习重获优势
在我们自己的 EDA 和 IC 设计领域，我们对机器学习的潜力同样感到兴奋。期望很高，但关键问题是：机器学习带来什么机遇并如何提高设计人员工作效率的实用方法？
发布于 芯片设计和验证
5nm 及以下工艺节点的 3D 提取的必备要素
5nm 及以下规格寄生参数的提取将为我们带来的价值。尽管在 STA 流程环境中，寄生参数提取主要局限在互连寄生参数的提取，但是在深入到晶体管的下层结构及其与金属层的连接之后，提取就会变得有趣许多。工艺技术转向 5nm 及以下规格之后尤其如此。
发布于 芯片设计和验证
