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Technology Update

2019 vol.112

FPGAプラットフォーム概要

FPGA設計をトータルにサポートするソリューション

FPGAを取り巻く市場は大きく変化しつつあります。FPGAの低消費電力化、高性能化、低コスト化が進んだことにより、これまでASSPやSoCでの実装が一般的であったデザインでもFPGAの採用が増えています。しかしFPGAの大型化と複雑化に伴い、FPGAへのデザイン実装にはいくつかの課題が生じており、デザインを完成させるためには適切なツールとメソドロジが不可欠となっています。シノプシスは、プランニングから合成までをサポートした統合型のフローにより、デザイン・バグの早期発見と修正を可能にし、最初のデザイン完成までの期間短縮を支援しています。FPGAに実装されたハードウェア・デザイン上でいち早くソフトウェア開発を開始し、さらにデザインのデバッグもできるようになることで、製品の早期市場投入が実現します。

FPGA設計メソドロジ

最近の一般的なFPGAデザインは複数のクロック/リセット・ドメイン、メモリー・インターフェイス、特殊I/Oを備え、サードパーティIPを統合するなど複雑化が進んでいます。設計サイクルの早期段階でバグを発見/修正しながら性能と面積の結果品質を高めると同時に、システム・コストを削減するには、これまで以上に優れたメソドロジが必要とされます。

統合型のフローには、設計者にとって以下の利点があります。

  • 最初のデザイン完成までの期間が短縮
  • めまぐるしい設計変更への対応が容易
  • 新規モジュールをインクリメンタルに実装し、そのバグの発見/修正が可能
  • サードパーティIPの統合が容易
  • 面積と性能に関して最適な結果品質(QoR)を実現
  • 深いデバッグを高速に実行でき、デザインが短期間で完成

検証プランニングとカバレッジ

FPGA設計が複雑化し、製品要件が厳しさを増している現在、FPGA設計の最初の段階で検証プランニングを行えるソリューションが必要とされています。

Verdi® Planner(図2参照)は(1)効率的な検証プランを短時間で作成、(2)サードパーティおよびユーザー定義のメトリクスを統合、(3)検証プランを要求定義文書にリンク、(4)シミュレーション、スタティック・チェック、フォーマル検証、検証用IPを通じてプロジェクトとテスト・レベル・メトリクスを直感的に追跡、といった先進の技術を導入しており、複雑なFPGAデザインの検証クロージャという困難な課題に対処します。

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図1:FPGAベース・アプリケーションの一般的な設計フロー

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図2:仕様定義、検証テスト、検証結果のリンクをサポートするVerdi

スタティック/フォーマル検証とシミュレーションによるFPGAデザインの検証
シノプシスは業界最先端の検証ソリューションをご提供し、様々なマーケット向けのデザインに対応できる早期バグ検出/修正ソリューションを提供しています。新世代の製品が登場するたびにRTLおよびゲート・レベル・デザインの大規模化と複雑化が進む中で、多くの設計者がシミュレーションおよびスタティック/フォーマル検証を含む検証ストラテジを採用するようになっています。

一般に、RTL設計の効率が悪いとデザイン実装の終盤に深刻なバグとして顕在化します。これらのバグは、検出できなければ出荷後の不具合発生につながるのみならず、たとえ検出できたとしても設計手戻りコストが発生します。SpyGlass® Lintには業界標準のベスト・プラクティスに加え、業界大手の顧客企業との協業で培ったシノプシスの豊富な経験が凝縮されています。

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