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today&tomorrow

Technology Update

2018 vol.111

新時代のチップ設計に向けたシノプシスのビジョン

成熟ノード(28~40 nm以前)の課題

性能を維持したまま消費電力を最小限に抑えることは、28~40 nm以前に限らず、すべてのノードで基本的な課題となります。超低電圧デザインをサポートすることに加え、マルチバンキングやデバンキングなどの新しい画期的な技術を利用すると、容量性負荷が減少します。グローバル・コンテキストを意識したクロック合成も、ある程度最適化済みの小規模なツリーのサブツリー・レイテンシを事前に予測するために使用すると、ダイナミック・パワーの削減に大きな効果があることが実証されています。これらの手法を、フロー全体を通じてサポートすることが必要です。

また、車載およびIoT向けチップには10年以上にわたる製品寿命が求められるため、経年劣化も大きな問題となります。ファウンドリのPDKには信頼性モデルが含まれており、ツールはこのデータを正しく理解して経年劣化後のタイミング・スラックを計算し、それに基づいてデザインを最適化できる必要があります。

伝統的なRTL-to-GDSII設計フローの打破

これまで見てきたような市場要因と技術要因により、伝統的なRTL-to-GDSII設計フローの変革が待ったなしとなっています。従来の設計フローは、さまざまなベンダからいくつもの個別ツールを「継ぎはぎ」してユーザーが独自に構築していました。しかし近年はこうした「フランケンシュタイン」方式のフローからの脱却が始まっており、フロー全体でエンジンを接続・複製して複数のツールを緩やかに結合した第1世代のプラットフォームがベンダ各社から提供されるようになっています。

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図6:RTL-to-GDSIIフローの進化

しかしこうした第1世代のプラットフォームも、合成、配置配線、サインオフといった設計フローの主要フェーズ間には明確な境界線があるため、実際問題としてチップおよびSoCの設計は困難になりつつあります。このように設計フローの最初は精度の低いエンジンを使用し、テープアウトに近付くにつれてより高精度なものに置き換えていくというアプローチでは、機能の境界を越えて次の設計フェーズに進む際にどうしてもつまずきが生じ、設計の大幅なやり直しが発生してしまいます。この結果、QoRが単調に上昇せず、非線形で収束性の低いフローとなります。これは理想の姿とは対極にあるものです。

このように、分断されたツールを緩やかに結合したフローはエンジンの一貫性を高めることを目指してはいるものの、部分の寄せ集めであることに変わりはなく、最も弱い部分に全体が足を引っ張られてしまいます。それぞれの個別ツールのQoRとTATがどれほど優れていても、フロー全体ではこれらの利点が活かされません。ツール境界で多数の反復が生じるため、フロー全体では結果達成までの期間(Time-to-Results = TTR)が長くなり、QoRの目標も達成できません。

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図7:伝統的なRTL-to-GDSIIフロー。QoRが単調に上昇せず、非線形で収束性が低い。

フローの早期段階で業界標準の高精度なサインオフを利用することの価値は、どれだけ強調してもし過ぎることはありません。動作電圧としきい値電圧は急速に接近しており、従来のマージン手法は通用しなくなりつつあります。現在ではマージンがデザイン・バジェットに食い込んできており、デザインの目標を達成することが困難になっています。サインオフの段階で完全な精度を達成しても、それでは数千もの違反パスの修正作業が発生してしまい、手遅れです。

最終サインオフの段階で「修正が必要なエラー」として指摘されたパスは、ECO(Engineering Change Order)を作成してロジックを追加する必要があります。しかしこの時点ではデザインがほとんど完成しているため、このようなロジックの追加によって配線リソースはますます逼迫します。これはサインオフ・クロージャ・サイクルの長期化、ECOのコスト増大、製品の市場投入遅れにつながります。

RTL-to-GDSIIフロー全体を通じて各テクノロジの融合(Fusion)が必要なのは明らかです。これまでのフローに存在していた明確な境界線とハンドオフを見直し、再定義する必要があります。QoRが単調に上昇する収束性の高いフローを実現し、フロー全体でのTTRを大幅に短縮しながら目標を上回るQoRを達成するには、1本の背骨(バックボーン)となるDNAによって遺伝的同化を図ることでツール間の境界を取り除く次世代のRTL-to-GDSIIフローが必要です。

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