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2018 vol.111

32 GT/s PCI Expressデザインへの移行とその課題

シノプシス シニア・テクニカル・マーケティング・マネージャー Rita Horner

PCI Express®(PCIe)インターフェイスはCPU、GPU、NIC、スイッチ、サーバはもちろん、最近ではSSDなどのストレージ・システムにも採用されるなど、コンピューティングおよびネットワーキング・アプリケーションで広く利用されています。しかし最先端のネットワーキングや急速に台頭しつつある人工知能(AI)アプリケーションでは、アクセラレータやGPUに必要な帯域幅が拡大すると同時に、送受信するデータの増大によりインターコネクトの高速化も求められています。

これらのアプリケーションでPCIeに対する帯域幅の要求が高まったことを受け、業界コンソーシアムのPCI-SIGは先ごろ、データ・レートを32 GT/sに引き上げてリンク帯域幅を64 GB/sから128 GB/sへと2倍に拡大した最新仕様のPCIe 5.0を発表しました。図1に、PCI-SIGが策定したインターコネクト仕様と総帯域幅の変遷を示します。

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図1:PCI/PCIeの帯域幅の拡大

PCIe 5.0仕様は高速化に主眼を置いており、それに関連して物理層(PHY)にも変更が加えられています。しかし32 GT/sデザインへの移行には、システム設計およびPHY設計の両方でいくつかの課題が存在します。本稿では、32 GT/sのPCIeデザインへの移行で直面する課題、そして新しいPCIe 5.0インターフェイスを使用したシステム設計を成功させる方法についてご説明します。

システム設計に関する課題

システムレベルでは、PCBトレース、コネクタ、ケーブル、そしてICパッケージによっても帯域幅が制限され、高データ・レートの設計は難しくなります。信号周波数が高くなると抵抗損と誘電損が大きくなり、伝送距離が短くなります。また、チャネル損失の増大によってシグナル・インテグリティ(SI)の問題も生じます。

一口にPCIeチャネルと言っても、コネクタを使用しないチップ間接続トポロジや、複数のPCBカードと2つ以上のコネクタを含むバックプレーン・インターフェイスを使用した複雑なサーバ・トポロジまで、アプリケーションによって多くの種類が存在します。しかし図2~5に示すように、ほとんどのPCIeチャネルは両端にICパッケージがあり、プロセッサ・ボード、アドイン・カード、ライザー・カードなど複数のPCBを1つまたは複数のメザニン・コネクタまたはPCIe CEM(Card ElectroMechanical)コネクタで接続した構造となっています。

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図2:チップ間インターフェイス。コネクタを使用しない最もシンプルなチャネル

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図3:コネクタを1つ使用したチャネル
(a) メザニン・コネクタを1つ使用
(b) エッジ・コネクタを1つ使用(アドイン・カード)

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図4:2つのコネクタを使用したチャネル
(a) ライザー・カードとアドイン・カードを1つずつ使用
(b) ライン・カードを使用した標準的なバックプレーン・インターフェイス

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図5:コネクタの数が2つを超える複雑なバックプレーン・チャネル

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