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What's New in DesignWare IP?

2018 vol.111

32 GT/s PCI Expressデザインへの移行とその課題

8 GT/sのデータ・レート(Gen3)までは、ほとんどのPCIeシステム設計で低コストの一般的なPCB材料(FR4)とワイヤボンディング・パッケージが使われていました。しかしこれらの材料とパッケージでは、32 GT/sデータ・レートには対応できません。

PCIe 4.0の最大速度である16 GT/sでさえチャネル損失が無視できなくなるため、従来と同じチャネル長のボードを設計するにはFR4 PCBからMEGTRONなど低損失の材料への切り替えが必要となっています。また、システムレベルのSI性能を改善するためにPCBトレースの間隔を広くする必要も出てきます。同じくSIの観点から、改良型のCEMコネクタまたはカスタム・メザニン・コネクタを使用したり、スタブ長を最小限に抑えるためにPCBビアにバックドリルを施したりすることも必要になるでしょう。チャネル長が非常に大きい場合、一部のデザインではリタイマが必要になることもあります。

これらの手法はいずれもコストを押し上げます。MEGTRON材料は標準のFR4材料に比べ1.2~2.5倍のコストがかかります。また、ジッタ性能を改善するためにPCBトレースの間隔を大きくするとPCBの面積とコストが増大します。ビア・スタブのバックドリルを行うとボード製造プロセスの工程が1つ増えるため、これもPCBの総コストを押し上げる要因となります。更に、改良型コネクタやカスタム表面実装コネクタも標準のスルーホールCEMコネクタに比べ高価です。またリタイマを使用すると、部品コスト、データパス・レイテンシ、システム消費電力が増大するほか、PCB面積も大きくなり、ボードとアセンブリのコストが上昇します。

ボード設計が完了したら、システム設計者はSIエンジニア、パッケージ設計者、SoC設計者、ボード・レイアウト設計者と緊密に協力してチャネルを構成する各部品のモデルを作成し、エンド・ツー・エンドの全体的な性能を検証してデザインのバリデーションを実行する必要があります。

PHY設計に関する課題

32 GT/sではチャネル損失が非常に大きくなるため、トランスミッタ(TX)とレシーバ(RX)のイコライゼーション回路に大幅な改良が必要です。また、ジッタのパラメータと上限値、および反射損失の仕様も厳しくなるため、TXとRXの両方で多くのサブサーキットに設計変更が必要となります。ほとんどのアプリケーションでは、16 GT/s PHYデザインを段階的に改良するだけではPCIe 5.0のチャネル要件を満たすことができません。

PCIe 5.0 PHYは、PVT(プロセス、電圧、温度)コーナー全体でより厳しいタイミング/ジッタ要件を満たしながら、コントローラによるレーン・マージン調整機能やSRIS(Separate Reference Clock Independent Spread Spectrum Clocking)などの機能をサポートする必要があります。

このように厳しい制約の中で高度な機能を実装する必要があるため、PCIe 5.0 32 GT/s PHYの設計は非常に複雑な作業となります。しかもシグナル・インテグリティおよびパワー・インテグリティ(PI)を最大限に確保しながらPHYの消費電力、面積、レイテンシを最小限に抑えるには、多分野にわたる技術力が要求されます。

高精度なモデルを含むシリコン実証済みのPHYをご利用いただくことで、設計者はエンド・ツー・エンドのチャネルのモデル化、設計、シミュレーションを実行してシステム・デザインのバリデーションと最適化が可能になります。

まとめ

ネットワーキング、ストレージ、そして最先端の人工知能など、大量のデータ処理が発生するアプリケーションでは帯域幅の拡大が強く求められており、こうしたニーズを満たすには最新のPCIe 5.0テクノロジを利用した32 GT/sインターコネクトへの高速化が欠かせません。しかし32 GT/s PCIeデザインへの移行には多くの課題があることを設計者は理解しておく必要があります。シグナル・インテグリティ(SI)、パッケージング、チャネル性能など高データ・レート特有の問題に対処するには、多くの分野のノウハウが必要です。このため、最近では多くのシステム・オン・チップ(SoC)設計者が実証済みのサードパーティIPを使用してIC統合を成功させています。

シノプシスは、実証済みの高信頼性IPに加え、SI/PIサービスをご提供しており、多くの企業にご利用いただいています。これまで10年以上にわたって培ってきたPCIeのノウハウが凝縮されたシノプシスのPCIe 5.0 IPにより、32 GT/sに対応したSoCデザインにいち早く着手していただけます。SoC設計者皆様は、シノプシスと高データ・レートにおけるPCIeチャネル性能の要件についてディスカッションを行い、IP統合、タイミング・クロージャ、シグナル・インテグリティ、パッケージング、製造に関する要件についても対処していくことができます。その後、これらの課題をシノプシスが詳細な文書にまとめます。

関連ビデオ「PCIe 5.0 IPの業界初の32 GT/sデモンストレーション」もご参照ください。詳細は「PCI Express向けのDesignWare IPソリューション」のページをご覧いただくか、こちらまでお問い合わせください。

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