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Technology Update

2018 Mar. vol.109

先端プロセス・ノードを使用したSoCの階層型サインオフ

シノプシス プリンシパル・アプリケーション・コンサルタント Omar Shah

先端プロセス・ノードを使用した大規模なSoCで階層型サインオフを成功させるには、階層間の寄生効果を正確に反映するように十分な注意が必要です。

現在のエレクトロニクス製品は、先端プロセス・ノードを使用したSoCに数百もの機能ブロックを統合することで高機能化のニーズに応えています。 こうしたデザインはインスタンス数が1億を超えつつある一方、製品開発期間目標は短縮される傾向にあるため、設計チームは、よりスマートな分割統治法を用いて、チップのブロック分割、抽出、タイミング検証を効率よく進めるメソドロジを採用するようになっています。

そのようなアプローチの1つに、階層型メソドロジがあります。特に最先端のSoC検証には大量のデータを使用した複雑な解析が必要で、非常に長い時間がかかるため、階層型メソドロジが採用されるケースが増えています。

しかし先端ノードのデザインで階層型の抽出およびサインオフ・フローを採用した場合、階層間の寄生効果やプロセスに関連するばらつきを慎重に考慮する必要があり、高い精度を維持するのは困難です。 これらのばらつき要因はブロックレベルとトップレベルの両方で寄生パラメータとタイミングに影響します。精度の低下が生じる理由と、その影響を軽減する方法を理解することにより、 設計チームは強力な階層型デザイン・メソドロジを開発し、デザイン・フローにおけるサインオフ抽出およびタイミング・クロージャの効率を高めることができます。

フラット型のアプローチによる抽出とタイミング解析

伝統的なデザイン・フローでは、最終的な抽出とスタティック・タイミング解析(STA)は「フラット型」で行われていました。これはスタンダードセル・レベルまでデザイン全体の寄生パラメータを抽出し、レイアウト後のデザイン全体を対象に解析を実行するというアプローチです。 このようにして大規模な機能ブロック内でタイミング解析を実行すると、トップレベルまたは隣接するブロックの配線寄生効果による影響も確実に考慮され(図1)、非常に高い精度が得られます。 しかしデザインの規模が1億インスタンスを超えるとツール実行時間が長くなり、大容量のコンピューティング・リソースが多数必要になります。

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図1:階層型の抽出は階層間の相互作用に注意が必要

階層型の抽出とタイミング解析

階層型メソドロジでは、最初にデザインを扱いやすい大きさのブロック(サブチップ)に分割します。ブロックへの分割は、主に機能に基づいて行います。 小規模なブロックに切り分けて検証とタイミング・クロージャを実行することによってブロック単位のTAT(ターンアラウンド・タイム)を短縮し、全体的なSoC設計サイクルのタイミング・クロージャを早期に達成しようというのがこのアプローチの狙いです。

ブロック単位でタイミング・クロージャを達成したら、これらをトップレベルのデザインに統合します。このときに注意が必要なのが、トップレベルの配置配線がブロックレベルの寄生パラメータとタイミングに与える影響です。 先端ノードではパターン寸法縮小の影響が顕著で、プロセスばらつきが抵抗と容量(RC)の値に与える影響が増大しているため、このことは特に重要になります。 ここからは、デザインのトップレベルとブロックレベルの間で生じる寄生効果の主な要因を挙げ、これらの影響を軽減する手法をいくつかご紹介します。

階層型フローにおける階層間寄生効果への対処

階層型フローでは、デザイン階層の異なるレベル(トップレベルとブロックレベルなど)のネット間、または同じレベルの異なるブロック内のネット間で容量結合の影響をなるべく小さくすることが重要です。 先端ノードではメタル・ピッチの狭小化とメタル・フィル密度要件の厳格化が進んでいるため、これらの影響は特に顕著です。 ブロックを配置する際、設計者はトップレベルの配線環境およびブロック境界のネットに対するその容量効果(同じメタル層の並行配線や、ブロックを横切る上位メタル層の配線からの容量結合など)を考慮する必要があります。

ブロック境界でこれらの影響を軽減する1つの方法として、トップレベル配線とブロックレベル配線の許容間隔をレイアウト規則として制限する(Correct-by-Construction)というアプローチがあります。 たとえばブロック境界から一定の距離またはトラック数を「デッド・ゾーン」として定義し、その領域内はトップレベル・ネットの配線を禁止するという方法です。 同様に、ブロックの上部にデッド・ゾーンを定義し、トップレベル配線をブロック境界の外に押しやることで、ブロック上部の配線との相互作用を防ぐことができます。

トップレベル・デザインに対するもう1つのアプローチは、ブロックを隙間なく配置し、トップレベルの配線を電源、グランド、クロック信号のメッシュ・ネットワークなど必要最小限にとどめるという方法です。 こうすると、ブロック配置環境の予測性が非常に高くなります。たとえばブロックレベルの配線はメタル層8までに制限し、メタル層9から上はトップレベルの配線または再配線層(RDL)専用にするなどして、ブロックレベルの配線とトップレベルの配線のメタル層を明確に分離します。 ただしブロック間には配線エリアがなく、トップレベル配線がブロックの上を通過することになるため、これによるブロックレベル・タイミングへの影響を考慮する必要があります。 トップレベルのデザイン環境に配線されることになるクロックまたは電源/グランド・メッシュを模したメッシュ・オーバーレイをブロック上位のメタル層に重ねることにより、この配線がブロックレベルでタイミングに与える影響を予測できます(図2)。

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図2:ブロックレベルの抽出には環境からの影響の正確なモデル化が必要

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