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Technology Update

2018 Mar. vol.109

先端プロセス・ノードを使用したSoCの階層型サインオフ

階層型フローにおけるプロセスばらつきの影響

先端ノードの階層型デザインでもう1つ重要なのは、トップレベル環境にブロックを配置する際にシリコン・プロセスばらつきが寄生パラメータとタイミングに与える影響を予測することです。 マルチパターニング・リソグラフィなど、16 nm以降のプロセスに起因するRCの局所的ばらつきは、隣接する導体の幅と間隔の両方から影響を受けます。

設計者は、タイミング・クロージャが完了したブロックに隣接するトップレベル・ネットの間隔と幅を制御する、より広い間隔規則を適用する、あるいはブロック境界とトップレベル配線の間にデッド・ゾーンを設ける、などの対処が可能です。 ブロックレベルでの局所的なプロセスばらつきをモデル化するもう1つのアプローチとして、ブロックの周囲にシールド・リングを追加してアグレッサー・ネットに見立て、これによってブロックのタイミング・クロージャにおけるワースト・ケースのシナリオを考慮するというものがあります。

また、先端ノードでは化学機械研磨(CMP)プロセスがブロックの抵抗および容量に与えるグローバルな影響を予測することも重要です。 このため、ブロック設計者はブロック配置後の環境のメタル密度をモデル化して予測する必要があります。CMPがブロック境界の近くに配線されたネットに及ぼす実際の影響は、ブロック外部を含めた比較的大きな領域のメタル密度によって変動します(図3)。

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図3:ブロックレベルの抽出にはメタル密度ばらつきに関する高精度なモデリングが必要

ブロック境界における導体の厚さには大きなばらつきがあります。導体の厚さが変化するとネットの容量と抵抗に影響します。抵抗への影響には2つあります。第一に、ワイヤの厚さと横断面積が減少すると、その抵抗値が増大します。 第二に、物理特性の変化に起因するイオン散乱効果により、銅配線の抵抗率(rho)が増大します。 このように寄生効果は密度によって変化するため、寄生パラメータを正確に抽出してブロックレベルのタイミング・クロージャを達成するには、配置後のブロック周囲のメタル・パターン密度勾配を予測する必要があります。

適切な抽象度の表現を使用することの重要性

トップレベルの設計者は、階層型ブロックを統合した後も、プロセスばらつきの影響に対処する必要があります。 図4に示すように、トップレベルで寄生抽出を実行する際、階層型に配置したブロックはオープンな標準規格のDEF(Design Exchange Format)、GDSII、およびLEF(Library Exchange Format)などさまざまな抽象度の形式で表現できます。

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図4:高いサインオフ精度を達成するには、トップレベルの階層型解析で詳細な表現が必要

従来のプロセス・ノードではLEFデータなどのシンプルな抽象表現だけで十分でしたが、先端ノードの場合、トップレベルの寄生抽出で境界ネットにおけるメタル密度関連のプロセスばらつきを正確に考慮するには階層型ブロックの詳細なGDSIIまたはDEF表現も同時に用意する必要があります。 同様に、スタンダードセルの配置密度が高い場合は、寄生抽出時にCMP関連のプロセスばらつきを正確に考慮するために、フル・ライブラリの詳細なGDSIIファイルを用意する必要があります。 適切な抽象度の表現を使用してトップレベル解析を行うと、プロセスばらつきの影響を正確にモデル化できます。

まとめ

先端ノードのデザインの場合、フラット型設計メソドロジでは膨大な時間とリソースが必要です。これに対し、階層型の設計およびサインオフなら分割統治法を利用して複雑な設計および解析の問題を適当な大きさのブロックに分けて扱うことができます。 しかし先端ノードで階層型サインオフを成功させるには、隣接するネットからの寄生効果および グローバルなプロセスばらつきの両方をデザイン階層間で適切に管理する必要があります。 これらの問題に効果的に対処すれば、フラット型フローに匹敵するサインオフ精度を維持しながら階層型フローならではの高い生産性を達成できます。

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