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2017 Dec. vol.108

デバッグの完全可視化によるハードウェア・バグの早期発見
HAPSのフィジカル・プロトタイピング・ハードウェア・デバッグ機能のご紹介

シノプシス HAPS フィジカル・プロトタイピング担当スペシャリスト・コーポレート・アプリケーション・エンジニア Andy Jolley

現在のIPおよびSoC開発では、フィジカル・プロトタイピングが以前よりも広範なバリデーション・サイクルに導入されるようになっています。これは、インプリメンテーションおよびデバッグ自動化テクノロジが進化し、分割、ピン多重化、インプリメンテーションという必須フローだけでなく、高度なデバッグおよび信号可視化を含むフローへと急速に拡張していることが直接的な要因に挙げられます。

ブリングアップが飛躍的に容易になり、デバッグ機能が向上した結果、FPGAベースのフィジカル・プロトタイピングをIP/SoCバリデーション・フェーズの早期段階にも採用しようという動きが加速しています。以前はフィジカル・プロトタイプの作成には非常に多くの工数がかかり、デバッグ可視性も極めて限られていました。このためプロトタイプは、ソフトウェア開発者が実機完成前のソフトウェア・ブリングアップおよびバリデーションに使用するために、設計サイクルの終盤にRTLが十分に安定してから導入されていました。しかし統合型のプロトタイピング・ソリューションおよびHAPS ProtoCompilerの自動化機能により、ブリングアップの工数は以前の数か月から現在は2週間以内にまで短縮されています。従来はRTLを変更すると人手で再分割と配線を実行し、TDM(Time Domain Multiplex)IPを挿入する必要がありましたが、自動化が進んだ結果、これらの作業はわずか数日で完了するようになっています。これに加え、HAPSのデバッグ機能も大きく進化しています。圧倒的な性能と進化した機能の組み合わせにより、HAPSは実際に動作させないと出現しないような発見の非常に困難なバグを検出する手段として魅力的なソリューションとなっています。

システム速度に影響を与えずFPGA内の数千もの信号を監視することを可能にしたのが、HAPS Deep Trace Debug(DTD)テクノロジとHAPS ProtoCompilerのインプリメンテーション/デバッグ・ツールです。これについては、「Preparing Your Prototype for Better Debug」(Achim Nohl著)で詳しくご説明しています。

HAPS DTDは多様なデバッグ要件に合わせてさまざまな構成で利用できますが、最大数百万クロック・サイクルにも及ぶサンプル容量、およびランタイム実行中に定義できる複雑なトリガー・シナリオにより、どのような構成であってもHAPSシステムの各FPGA内の信号に対して十分な可視性が得られます。通常は、このデバッグ・サンプルをテキスト・ファイル、シミュレータで表示可能なVCD(Value Change Dump)ファイル、そして最も一般的なのはVerdi/Silotiデバッグ環境への読み込みが可能なFSBD(Fast Signal Database)ファイルにダウンロードして使用します。HAPSによるフィジカル・プロトタイピングとVerdi/Silotiを組み合わせると非常に強力なデバッグ環境が実現し、個々のデバッグ要件に応じてさまざまな統合オプションを利用できます。

画像(仮)

図1:Verdi/Silotiを使用したHAPS DTDのデバッグ・フロー

最新のフィジカル・プロトタイピング・システムHAPS-80にはHAPS DTDが標準機能として搭載されており、特別なデバッグ・ハードウェアまたはソフトウェア・インプリメンテーション/デバッグ・ツールを追加しなくてもすぐにこのデバッグ機能を利用できます。HAPS ProtoCompilerツールを使用すると完全なインプリメンテーション自動化が実現し、HAPS ProtoCompilerランタイム・ツールを使用すると複数の対話型デバッグ・セッションが可能になります。このため、HAPS DTDはプラットフォームのブリングアップやFPGAインプリメンテーションで問題が発生した場合の後付け的なデバッグ・ツールとしてではなく、デフォルトのインプリメンテーション・オプションと位置づけて導入することを推奨します。これにより、あらゆるフィジカル・プロトタイピング・インプリメンテーションにおいて十分な信号可視性がもたらされます。

これまで、フィジカル・プロトタイピングの利用はソフトウェア開発や実世界とのインターフェイス・テストに限られていました。これらは、前者はソフトウェア・デバッガ、後者は実際のI/Oインターフェイスを使用してデバッグを行います。しかもこれらの検証タスクを実行する頃にはハードウェアRTLの開発がかなり進んでいるため、個々のFPGAに対する可視性はそれほど重視されないのが一般的です。ところが、前述のようにHAPS DTDのデバッグ・テクノロジが強化された結果、これらの検証タスク以外でもフィジカル・プロトタイピングが利用されるようになっています。

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