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Technology Update

2017 Aug Summer vol.107

ラピッド・プロトタイピングの鍵を握る適応性

シノプシス インターフェイスIP/IP Prototyping Kit担当シニアASICデジタル・デザイン・エンジニア Antonio Salazar

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現在の高性能システム・オン・チップ(SoC)は、最新の規格や機能をいち早く取り込むことが重要となっており、規格の標準化作業が完了するのを待っていられない場合さえあります。しかも厳しい市場競争を勝ち抜くには、デザインの高い品質を維持しながら製品開発期間を短縮する必要があり、コンセプトの検討やインターオペラビリティの検証に十分な時間を確保するのが困難な状況です。こうした中、開発者の負担を軽減する手段として期待されるのがプロトタイピングです。FPGAベースのフィジカル・プロトタイピングには、RTL検証やシステム・バリデーションの期間を短縮し、ソフトウェア開発スケジュールを前倒し(シフトレフト)できるなど、SoCの開発期間短縮に多くの効果があります。しかしその一方でマッピングやクロッキングの問題、ターンアラウンド・タイム(TAT)、容量の制約といった課題が存在するのも事実です。

プロトタイピングの利点を最大限に引き出すには、完全かつ柔軟なSoCシステムのプロトタイプを作成できるかどうかが鍵となります。そのためには、予測不可能な課題にも対応できる高い適応性とスケーラビリティを備えた物理的なシステム、関連ツールおよびコンポーネントが求められます。

迅速な適応性を実現するメソドロジの1つに、DesignWare IP Prototyping Kitがあります。IP Prototyping Kitは個々のターゲットIPに関してFPGA向けのリファレンス・デザインを提供するもので、この中にはSoC統合ロジックをはじめ、ブリングアップと統合に必要な工数を最小限に抑えるハードウェアおよびソフトウェア・コンポーネント一式が含まれています。またIP Prototyping Kitには、シミュレーションおよび合成メカニズムとしてスクリプトと関連ファイル一式が用意されており、デザイン開発とインターオペラビリティ検証を短期間で完了するために必要な環境が揃っています。

本稿では、異なるIPファミリに属する複数のIP Prototyping Kitを相互接続してシステムを構築する方法をケース・スタディとして取り上げ、IP Prototyping Kitを利用して柔軟なシステムを短期間で開発する方法を具体的に見ていきます。このケース・スタディで取り上げるシステムは、HDMI TX Host、MIPI CSI-2 Host、およびuMCTL2 eDDR4(emulated DDR4)multiPHYの3つのインターフェイスIPで構成されています。図1に、複数のIP Prototyping Kitを接続したシステムの構成例を示します。ここでは、HDMI TX IP Prototyping KitとMIPI CSI-2 IP Prototyping Kitを「サテライト」構成で接続し、uMCTL2はプロトタイピング・システムHAPS-80をターゲットとした「ソフト」IP Prototyping Kitとして使用しています。グルー・ロジック・ブロックとは、すべてのターゲット・エレメントを相互接続するのに必要な追加ロジックを指します。この例では、構成可能なDesignWare Interconnect Fabric for AMBA AXIコアがAXIバス管理エージェントとして動作し、DesignWare Bridge from AMBA AXI-to-AMBA APBがAPBポートをAXIバス構造に接続しています。

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