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today&tomorrow

What's New in DesignWare IP?

2017 Aug Summer vol.107

高性能なデータセンターSoCに向けた25G Ethernet IP

John A. Swanson, Product Marketing Manager, Synopsys

25G Ethernet IP

必要なシステム・スループットを達成しながらタイミング・バジェットを満たし、なおかつ選択した25G Ethernetの機能をサポートするには、MAC(媒体アクセス制御)、PCS(物理符号化副層)、SerDes(シリアライザ/デシリアライザ)など必要なサブシステム一式が揃った柔軟なソリューションが欠かせません。

1G~100Gのデータ・レートをサポートしたDesignWare Enterprise Ethernet MAC IPは、MACのみ、MACとメモリー・コントローラ、ARM® AXIインターフェイスを含む完全なDMA(ダイレクト・メモリー・アクセス)という3種類のシステム・レベル・コンフィギュレーションが可能です。ネイティブな128ビットFIFOインターフェイスによるレイテンシの最小化、ジャンボ・フレームのサポート、および特定用途に向けた各種コンフィギュレーションにより、個々のアプリケーションに最適化したMACをデザインに容易に統合できます。

第1世代で大量に導入された10GデザインはARM AMBAオンチップ・インターコネクトを使用したものが多いため、DMAインターフェイスを使用すると10Gデザインから25Gデザインへの移行が容易になります。この10Gから25G Ethernetへの移行を支援するため、DesignWare Enterprise MACには最大16の送信および受信チャネルを使用して128ビット・データ転送をサポートするAMBA AXIインターフェイスがオプションとして用意されています。

このMACはMTL(MACトランザクション層)の各キューに対する送信パスに個別のDMAチャネルがあり、MTL受信パスには任意の数のキューに対して1つまたは複数のDMAチャネルがあります。また、Tx DMAおよびRx DMAエンジンのバースト・サイズは個別にプログラム可能で、ホスト・バス使用率を最適化できます。ディスクリプタの主なコンフィギュレーション可能オプションには次のものがあります。

  • バイト境界アドレッシング
  • デュアル・バッファ・ディスクリプタ・リングおよび64ビット・アドレッシングのサポート
  • CPUの介在を最小限に抑えてサイズの大きいデータ・ブロックを転送可能なディスクリプタ・アーキテクチャ
  • TCPセグメンテーション・オフロード(TSO)およびIEEE 1588タイムスタンプ
  • 1ステップPTP時間補正(Tx側)
  • 受信パケットに対する64ビット・タイムスタンプ(オプション)
  • ディスクリプタで最大2つのVLANタグを使用可能(Txでは挿入または置換、Rxでは除去)(オプション)
  • パケット・ヘッダ(レイヤ3およびレイヤ4)とレイヤ4ペイロードを別々のバッファに分離(オプション)
  • TCP/UDP-over-IPペイロードで受信したパケットに対してRSSハッシュ情報を付加

DesignWare Enterprise MACはシノプシスのPCSレイヤと容易に統合します。PCSは幅広いコネクティビティ・オプションをコンフィギュレーションによって選択でき、IEEEと25G/50G Ethernet Consortiumの両方の25G Ethernet規格をサポートしています。主要なオプション・モジュールとしてはIEEE 802.3仕様のClause 74またはClause 91で定義されたリード・ソロモン前方誤り訂正(RS-FEC)ブロック、リンク・トレーニング・サポート、自動ネゴシエーションなどがあります。PCSはシングル25G、2x25Gによる50G Ethernet、4x25Gによる100G Ethernetなど複数のインターフェイスをサポートしています。各種コンフィギュレーション・オプションの詳細はシノプシスcoreConsultantをご参照ください。

Enterprise Ethernet MACおよびPCSはDesignWare Multi-Protocol 25G PHY IPとシームレスに統合します。このPHYはデータセンター・アプリケーションで要求される高いシグナル・インテグリティとジッタ性能を達成しており、Energy Efficient Ethernet(EEE)もサポートするなど消費電力と面積も最小限に抑えています。トランスミッタとレシーバのイコライザはコンフィギュレーション可能で、シグナル・インテグリティおよびAt-Speedパフォーマンスをユーザーが制御および最適化できます。また、Continuous Calibration and Adaptation(CCA)により電圧と周波数が変動しても安定した性能が維持されます。

シノプシスのMulti-Protocol 25G PHY IPを組み合わせることにより、25G Ethernetソリューションに必要なすべてのコンポーネントが揃います。これらは完全にテストされており、サブシステム・ソリューションをデザインに統合することも、デザインのコンポーネントとして統合することも容易に行えます。このPHYを使用することにより、完全なサブシステム・シミュレーション、複数の異なるターゲット・ライブラリを使用したサブシステム合成、タイミング・クロージャ、配置配線といった困難なタスクを実行できます。また、ターゲット・アプリケーションのサブシステムを容易にコンフィギュレーションできるように、シノプシスはインプリメンテーションおよび検証用スクリプトもご提供しています。

まとめ

25G/50G Ethernet Consortiumによって最初に策定された25G Ethernet規格は現在IEEEに移管され、IEEE 802.3の一部として強力な仕様群として公開および承認されています。この結果、25G Ethernetはデータセンターのコネクティビティを支える新しい標準として、データ・レートの向上に貢献します。また、この規格は複数のハードウェア・インターフェイスをサポートしているため、ハイエンドの各種コンピューティング・アプリケーション向けSoCを柔軟に設計できます。シノプシスの完全な25G Ethernetソリューションにより、必要なシステム・スループットを達成しながらタイミング・バジェットを満たし、なおかつ25G規格をサポートするという課題が解消されます。

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