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2017 May Spring vol.106

デザインのスマート化が進むFinFET時代のフィジカル設計における課題への対処

シノプシスInsightスタッフ

ICデザインの主流がFinFETプロセスへ移行し、チップ・アーキテクトが今まで以上に複雑な機能を追加することにより、ICのスマート化が急速に進んでいます。これに伴い、フィジカル設計チームは気の遠くなるような課題への対処が求められています。この結果、Galaxy™ Design Platformのように信頼できる包括的なフィジカル・インプリメンテーション・ツール・スイートへのニーズが高まっています。

図1:Galaxy Design Platform

図1:Galaxy Design Platform
クラス最高のフィジカル設計ツールを高度に統合したフローにより、最先端のシリコン・プロセスを利用した大規模かつ複雑なデザインにも対応。

シノプシス シニア・テクニカル・マーケティング・マネージャーのMark Richardsは次のように述べています。「FinFET時代を迎えた今、フィジカル設計チームにとって最も根本的な課題は、デザインの飛躍的な複雑化への対処です。業界全体がプレーナーからFinFETテクノロジへ移行し、FinFETテクノロジ自体も第3世代へと急速に移行している現在、デザインは桁違いに複雑化しています。当然デザインの規模は大きくなり、オンチップ・メモリーが増えるだけでなくプロセッサの数と種類も増えています。低消費電力化のためにクロッキング方式も複雑化し、もちろん動作周波数も向上しています」。

複雑さの度合いはアプリケーションによって大きく異なります。現在、スマートフォン・プロセッサはまだ規模が小さい方で、GPUやサーバ・プロセッサにもなると同じプロセッシング・ユニットが数十万もの「ステップ・アンド・リピート」プロセッシング・ユニットで構成されています。「デザイン全体で配置可能インスタンスの数は5億にも達しています。数千もの生成クロックが非常に高い周波数で動作しており、これらを挿入遅延が最小になるようにバランスをとる必要があります。このように複雑なクロックを完全に管理するのは非常に困難ですが、現在では重要なトレンドの1つとなっています。そこでシノプシスはIC Compiler™ IIのクロック管理機能の開発に相当な投資をしました」(Richards)。

最近では大規模なマクロを設計チームが小さなマクロに分割して対処することもよく行われますが、これはフロアプランのフラグメンテーション(断片化)を招く要因ともなっています。こうした課題の影響は設計フロー全体に及んでいるとRichardsは考えています。「プロセス世代が進んでスタンダード・セルを縮小できたとしても、実際にこれらのセルをすべて配置してみると、新しい密度では配線が不可能なことがあります。これ以外にも配置配線、モデリング、配線性の改善、配置テクノロジなどによる対処が必要なものが数多く存在しており、その影響はフロー全体に及びます」(Richards)。

Galaxy Design Platform担当プロダクト・マーケティング・マネージャーのMary Ann Whiteは次のように指摘しています。「プレーナーからFinFETへの移行においてバックエンド・チームが直面する最大の課題の1つが、マルチ・パターニングです。マルチ・パターニングは、ファウンドリにおいて光の波長よりも小さな加工寸法での露光を可能にする技術で、設計フローの重要な要素です。マルチ・パターニングにはいくつかの形態があります。16/14 nmではダブル・パターニングで十分でしたが、10 nm以降になるとSADP(Self-Aligned Double Patterning)やトリプル・パターニング、さらにはクワッド以上のパターニングが必要となってきます」。

また、3次元構造のFinFETでは寄生容量の大幅な増大への対処がもう1つの大きな課題になるとWhiteは指摘しています。「寄生容量を効果的に抽出できるようにするには、シノプシスの多くのツールに更改が必要です。FinFETでは寄生容量が2~3倍に増大し、その結果ダイナミック消費電力が増大します。したがって、寄生容量増大への対処が設計チームにとっての課題となります。動作電圧を0.9 Vまたは0.8 Vから0.5 V、場合によっては0.35 Vまで下げるとダイナミック消費電力をある程度削減できます。Design Compiler®およびIC Compiler IIに代表されるシノプシスのツールにはダイナミック消費電力最適化の機能がいくつかあり、寄生容量増大の影響を緩和できます」(White)。

「容量だけでなく、抵抗もプロセス・ノードが進むにつれて大幅に増大します。7 nmではバルク抵抗よりも粒界拡散と表面拡散の影響の方が支配的になるため、特に下層のメタル・レイヤで抵抗が非常に大きくなります。マルチ・パターン・レイヤの下層レイヤでは、抵抗の問題が多発するがゆえに設計対象としては非常に困難なものとなりますから、抵抗が大きくなるネットでは使用しない方が賢明ということになります。この問題はデザインの速度と消費電力、そしてタイミングと精度に影響します。配線抵抗が大きくなるとセルへの入力波形とセルからの出力波形が大きく異なり、線形ではなくなるため、キャラクタライズが非常に難しくなります」(Richards)。Design Compiler GraphicalとIC Compiler IIはレイヤを考慮して動作するため、クリティカルなネットは抵抗の小さい上層のメタル・レイヤに昇格されます。

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