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2017 May Spring vol.106

デザインのスマート化が進むFinFET時代のフィジカル設計における課題への対処

シノプシスInsightスタッフ

リスクとリターンのトレードオフ

現在のチップ・アーキテクチャ設計では、特定のアプリケーションに合わせて消費電力、性能、コストを極限まで最適化したIPブロックを作成するのか、それともより汎用性の高いブロックをインプリメントするのかが重要な判断となります。

「ある意味、これはリスクとリターンを天秤にかけて決めることになります。あるアプリケーションに特化して最高のデザインを作成したとしても、市場投入のタイミングを逃してしまえば、そのチップには何の利用価値もありません。アプリケーションによっては、設計チームは消費電力を最小限に抑えるために一部の機能をIPブロックとしてインプリメントし、規格の進展に適応させる必要があるものはプログラマブルにしておくというようにバランスをとっています」(Richards)。

「こうした設計上のジレンマに直面するデザインの代表例が5GやLTEです。LTEは毎年仕様が新しくなるため、1つの定まった規格というものが存在しません。どのような形でシリコンにインプリメントするかがビジネスを大きく左右します。機能を固定してしまうと製品としての寿命が短くなります。製品寿命を長くするにはプログラマブルにしておく必要があり、この究極の形がFPGAインプリメンテーションです。これは昔からある「内製か外部調達か」のトレードオフと同じです。しかし最近はもっときめ細かなバランスをとりながらインプリメンテーション手段が決定されており、それは同時に製品差別化のチャンスにもなっています」(Richards)。

複雑さを隠す

FinFET対応フローへの移行においてシノプシスがもう1つ目標としているのは、フィジカル設計の複雑さをツール側で吸収することにより、ユーザーの生産性向上を支援することです。

「難しいことはなるべくユーザーから見えないようにする方針で作業をしています。シノプシスはTSMC、Samsung Foundry、GLOBALFOUNDRIES、Intel Custom Foundryなど多くの主要ファウンドリと長期にわたる関係を構築しており、新しいプロセスが利用可能になるはるか以前からこれらのファウンドリと非常に緊密に共同作業をしています。こうして課題を事前に洗い出し、その解決に向けた最善の方法を見つけるようにしています」(White)。

このことをRichardsは配線の例で説明しています。「たとえばマルチ・パターニングを使用する場合、ある配線がマスクAに属しているのかマスクBに属しているのかをレイアウト・エンジニアが意識する必要はありません。また、たとえば28 nm設計フローから16 nm設計フローへの移行がスムーズに行えることも重視しています。エンジニアが配置配線の方法を学習し直すのに6週間もかかるようにはしたくありません。たとえばRTLネットリストをインポートするといったタスクも、今まで慣れ親しんだ方法で効率よく行えれば、設計作業に集中していただけます。エンジニアが抱える課題はますます複雑になっています。ですから、10 nmおよび7 nmプロセス・ノードへの移行に関しても、困難な課題をユーザーに代わって処理できるツールの開発を続けたいと考えています」。

個々の課題に対する対処法は、フローの使いやすさを維持したまま新しいテクノロジの恩恵を最大限に享受するにはどのようなアプローチが最適かを考えて決定しています。

「16 nmでは配線ツールに引き続きカラーレス・アプローチを採用しました。その方がエンドユーザーにとって配線が簡単に行えると判断したためです。色分けは後工程でIC Validatorが実行してくれます。ユーザーから見ると、通常の配線となんら違いはなく、2つのマスクを意識する必要はありません。このアプローチには、配線の柔軟性が非常に高いという利点もあります。たとえばカラーレス・マクロ・セルは同じ色のピン同士、トラック同士でアライメントを維持する必要がないため、移動の自由度が格段に向上します。この設計フローは、見た目には28 nmフローとほとんど違いがありません。フローの後工程でツールがデザインを分解してくれるため、ユーザーがそれを意識する必要はありません」(Richards)。

しかし10 nmではプロセスの要求がもう一度大きく転換します。そこで、これらのプロセス・テクノロジではシノプシスのフローは色分け配線をサポートします。その方が、各プロセスの制約に合わせて最適化しやすく、エンジニアの作業も容易になると判断したためです。

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