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2017 May Spring vol.106

デザインのスマート化が進むFinFET時代のフィジカル設計における課題への対処

シノプシスInsightスタッフ

難しいことを意識させずに高度な機能を提供

「シノプシスは、FinFET特有のフィジカル設計の課題をユーザーがなるべく意識しないで済むようにしています。このため、FinFETフローに移行しても経験豊富なユーザーから見れば熟知したプレーナー・ベースのフローとほとんど違いがありません」(White)。

FinFETプロセスには、消費電力、面積、性能の面で大きなメリットが期待できるとRichardsは指摘しています。しかし実際のデザインで設計チームがこれらのメリットを享受できるかどうかは、ツール・フローによって大きく左右されます。「もう1つ重視しているのが、設計チームに高度な機能を提供することです。先進のフローとメソドロジを提供することによって、FinFETがもたらすメリットをなるべく多く実現可能にしたいと考えています」(Richards)。

FinFETへの移行メリットとして特に大きいのは、トランジスタ駆動電流を大きくできることと、動作電圧を下げられることの2つです。しかし配線幅が狭くなって駆動電流が大きくなると電流密度が上昇するため、エレクトロマイグレーション(EM)の問題が起こりやすくなります。シノプシスのツールには、EMの問題をチップ、セル、信号、トランジスタのレベルでチェックして修正する機能があります。また、低電圧化によってプロセスばらつきや波形歪みといった問題が生じるため、これらへの対処も必要です。シノプシスのGalaxy Design Platformには、こうした低電圧化がもたらす問題に対処するためにパラメトリック・オンチップ・バリエーション(POCV)や高度な波形伝搬最適化および解析などの機能が用意されています。

精度と処理時間のバランス

「こうしたエンジニアリング上のトレードオフすべてに対処しようとすると、ノードが新しくなるたびにツールの精度を高める必要があり、このことが常にツール開発の課題となっています」(Richards)。

シノプシスのPrimeTime®はタイミング解析ツールのゴールデン・スタンダードですが、このスタンダード解析ツールとインプリメンテーション・ツールであるIC Compiler IIとの整合性を可能な限り高めていくことをシノプシスは目指しています。

「クリスマス商戦は毎年決まって12月25日に向けてやって来ますが、デザインが複雑になりすぎてチップ・インプリメンテーションのスケジュールが追いついていません。実際問題として、精度を高めるだけではなく、新しいノードに移行してインスタンス数が増えても処理時間を維持する、あるいはさらに短縮する必要があります。自動化と高精度化を進め、処理時間を短縮したツール・フローを開発することにより、設計チームはより多くのwhat-if解析を実行して結果品質(QoR)を向上できるようになります」(Richards)。

また、ブロック単位の選択的パワー・ダウンや異なるモードでの動作など、より高度なパワー・マネージメントを実装してデザインを差別化しようとする傾向が強まっていることも、複雑さを増やす要因の1つになっているとRichardsは指摘しています。モジュール単位で動作速度を低下させたり電源供給を遮断したりする「ダーク・シリコン」のコンセプトをサポートするには、クロック・ゲーティングやマルチ・ボルテージ・デザインなどいくつもの設計手法を採用する必要があります。このようなロー・パワー設計手法を自動化することが、プロジェクトをスケジュールどおりに進めていく上で鍵となります。

IC Compiler IIの構想段階で、このツールをゼロから設計、開発し直そうと考えた大きな動機の1つは、ターンアラウンド・タイム(TAT)と処理容量を飛躍的に改善することにあったとRichardsは説明しています。

「デザインの大規模化と複雑化への対処が業界にとって大きな課題になるであろうことは何年も前から予測されていました。IC Compiler IIは、大規模なデザインへの対処、TATの最短化、必要な反復設計の回数を減らすこと、それと同時に可能な限り高い結果品質を維持することを目標としてコーディングを開始しました。これはすなわち、デザインが飛躍的に大規模かつ複雑になっても設計チームが市場投入のタイミングを逃さないように支援していくということです」(Richards)。

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