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What's New in DesignWare IP?

2017 May Spring vol.106

PCI Express 4.0ドラフト0.7とPIPE 4.4仕様〜設計者にとっての意義

シノプシス シニア・テクニカル・マーケティング・マネージャー Richard Solomon

PCI Express 4.0とドラフト0.7の新機能

前述のとおり、PCI-SIGの仕様策定プロセスではドラフト0.7のリリース以降に新しい機能が追加されることはありません。したがって、ドラフト0.7がリリースされた今、アーリー・アダプターにとっての障壁はなくなったといえます。PCIeプロトコル・スタックの下層部分であっても、仕様の変更をそれほど心配せずに開発が行えます。仕様の解釈ミスや見落としによってインプリメンテーションの細部が変更を余儀なくされるリスクは常に存在しますが、実際にそのようなことが起こるのは稀で、通常はデザインに与える影響も限定的です。PCI-SIGのメンバーは、完全なドラフト0.7をPCI-SIGのウェブサイトhttps://members.pcisig.com/wg/PCI-SIG/document/download/9977からダウンロードできます。

PCIe 8 GT/sシグナリングから16 GT/sという新しい速度への移行は、PCIe 2.5 GT/sから5 GT/sへのときと同様、リンク初期化時にネゴシエーションを行って実現します。ただし以前のデータ・レートとは異なり、PCIe 16 GT/sのデータ・レートには2段階のプロセスで到達します。まず、これまでと同じ4フェーズの等化プロセスを使用してリンクを8 GT/sまで引き上げ、8 GT/sレートでの動作中に再び4フェーズ等化プロセスを実行して16 GT/sレートに切り換えます。そのためにはPCIeリンク・ステート・マシンにいくつかの新しい遷移が必要ですが、PCIe 8 GT/sで実証済みの手法を再利用します。PCIe 16 GT/sデータ・レートでもPCIe 8 GT/sの128/130符号化方式を使用するため、このロジックはほぼ完全に再利用できます。当然、新しい等化方式をサポートするにはメインのプロトコル・ステート・マシンであるLTSSM(Link Training and Status State Machine)に若干の変更が必要です。これ以外にも、高速での動作を容易にするためにシンボルおよびテスト・パターンにいくつかの軽微な変更が規定されていますが、全体的に見ればPCIe 4.0 16 GT/sリンクは従来の8 GT/s動作とほとんど変わりません。

PCIe 4.0の仕様策定中に持ち上がった懸念が1つあります。それは、クレジットと未処理トランザクションに対する制限が従来のままだと、デバイスのワークロードによっては16 GT/sのデータ・レートを十分に利用できないことがあるという点です。この問題に対処するため、ドラフト0.7ではPCIe 4.0パケット・ヘッダのタグフィールドが8ビットから10ビットに拡張されました。なお、追加された2ビットの組み合わせのうち1つは階層構成のエラー検出用に予約されているため、利用できるタグの数は全部で768個です。16 GT/sシグナリングを実装するデバイスはすべて10ビット・タグの受信をサポートする必要がありますが、10ビット・タグを生成するかどうかはオプションです。したがって、PCIe 4.0 16 GT/sデバイスを設計する場合は受信タグ追跡ロジックを10ビット・タグに合わせて拡張することが必須となりますが、同時に受け取ることのできる要求の合計数をこれまでと同じヘッダ・クレジットを使用してスロットリングすることも可能です。

この10ビットのタグを有効に利用できるようにするため、PCIe 4.0仕様ではクレジット・ベースのフロー制御メカニズムに対するスケーリングが定義されています。これまで以上のクレジットを必要とするデバイスは4倍または16倍の倍率をアドバタイズできるようになっており、この場合、プロトコルの1クレジットが実際には4クレジットまたは16クレジットを表します。ここでも、PCIe 4.0 16 GT/sを実装するデバイスはすべてリンク・パートナー側の4倍または16倍スケーリングをサポートする必要がありますが、自分自身は1倍のスケーリングしか使用しないことも可能です。この新しいスケーリング機能を使用すると、ヘッダ・クレジットの最大数はポステッド(PH)、ノンポステッド(NPH)、コンプリーション(CPLH)のクレジット・タイプごとにPCIe 3.1の127から508(4倍スケーリングの場合)または2032(16倍スケーリングの場合)に拡張されます。同様に、データ・クレジットの最大数もポステッド(PD)、ノンポステッド(NPD)、コンプリーション(CPLD)のクレジット・タイプごとにPCIe 3.1の2047(32 KB)から8188(128 KB、4倍スケーリングの場合)または32,752(512 KB、16倍スケーリングの場合)に拡張されます。

ドラフト0.7で導入された機能で最も重要なのは「レシーバ側のレーン・マージン調整機能」でしょう。これは、PCIeチャネルの各レーンにどれだけのマージンが存在するか、別の言い方をすると、各レーンがデータを正しく転送できなくなるまでにあとどの程度の余裕があるかをPCIeシステム・ボード上で動作するソフトウェアを使用して評価する機能です。ドラフト0.7では、ホスト・ソフトウェアがPCIeチャネルの各レシーバに対してサンプル・ポイントを水平方向(時間)およびオプションで垂直方向(電圧)に移動するように命令するためのレジスタとコマンドがいくつか定義されており、この機能を使ってレシーバ側での信号アイの水平方向(およびオプションで垂直方向)のおおよその開口を調べることができます。なお、この機能はPCIe「チャネル」のおおよその計測を目的としたシステム診断/評価用のツールとして使用するものであり、「レシーバ」の計測を行うものではないことに注意が必要です。また、このレーン・マージン調整機能はPCIe 4.0 16 GT/sをサポートするすべてのデバイスでサポートする必要がありますが、レーン・マージン調整機能を使用しなくても16 GT/sの動作は可能であることにも注意が必要です。最後にもう1つ重要な点は、この機能をSoCにインプリメントするにはPCIe 4.0 16 GT/sコントローラと16 GT/s PHYの緊密な連携が必要であるということです。

新しいPIPE 4.4仕様

Intel社はPCIe 4.0 16 GT/sをサポートしたPIPE(Physical Interface for PCI Express)仕様バージョン4.4を公開しました。これは、PCIe 4.0の16 GT/s PHYとコントローラを別々のサプライヤから調達しようと考えている設計者には朗報です。これまでのPCIe 2.5 GT/s~8 GT/sレートと同様、PCIe 4.0 16 GT/sレートも1レーンあたり32ビット、16ビット、または8ビットのデータパスでサポートされます。つまり1レーンあたり32ビットの場合は500 MHz、1レーンあたり8ビットの場合は2 GHzもの周波数を扱う必要が出てきます。

PIPE 4.4では、PCIe 4.0 16 GT/sを示す信号、および前述の物理層に対する若干の変更に関する詳細部分での違いはもちろんあるものの、PHYとコントローラ間の基本的なインターフェイス信号は従来のPIPE仕様からほとんど変わっていません。なお、このシグナリングを拡張してレーン・マージン調整機能をサポートしようとすると、PCIe 4.0 16 GT/s PHYとコントローラの間で制御/ステータス情報を交換するために双方向で非常に多くの信号が追加で必要になる可能性がありました。そこでPIPE 4.4では汎用レジスタ・タイプのインターフェイスを使用してPHYとコントローラ間の制御と通信を実現しています。このメカニズムはもともとシノプシスのエンジニアたちが提案したものです。このインターフェイスはPCIe 4.0 16 GT/sのレーン・マージン調整機能専用に定義されたものですが、現行のL1サブステートの制御、および将来的には更に高いデータ・レート、更に複雑な等化方式などの制御にも利用できる可能性があり、これによって多くのPHY機能が大幅に簡略化されることも期待されています。

PCI Express 4.0ドラフト0.7をサポートしたDesignWare IPを即時ご提供

PCI-SIG仕様の策定プロセスでは、ドラフト0.7の時点で機能が確定します。したがって、PCIe 4.0の16 GT/sインターフェイスを使用した高性能SoCの設計を開始するなら、今が絶好のタイミングです。PCIe 4.0ドラフト0.7ではクレジットのスケーリング(1倍、4倍、16倍)とタグの拡張(8ビットから10ビット)によってリンク帯域幅が拡大している他、レシーバ側のレーン・マージン調整機能によってシステム設計者が性能変動に対するシステムの耐性を評価できるようになっています。シノプシスは最新のドラフト0.7をサポートしたDesignWare® IP Solution for PCI Express 4.0のご提供を開始しています。PHYとコントローラを含むこの完全なシリコン実証済みPCIe IPソリューションは、幅広いファウンドリ・プロセス・ノードをサポートしています。

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