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2017 Jan Winter vol.105

マルチレベルの物理階層フロアプランニング
―2階層のみのフロアプランニングに対する優位性

シノプシス テクニカル・マーケティング・マネージャー Steve Kister

シェーパーの処理が完了すると、配置エンジンからは物理階層の境界におけるデータ・フロー・インターコネクト・パスのグローバル・ビューとマクロ・セルへの接続を見ることができます。この情報をもとに、階層ごとに各サブチップのマクロを配置します。境界におけるインターコネクト・パスの相対的な位置要件理解することによって、隣接するサブチップのエッジ部分にインターコネクト・パスを配置するための十分なリソースが確保されます。配置エンジンは必要な階層ピン配置を予測し、インターコネクト・パスがマクロを越えて信号を駆動する際にそれほど大きなバッファが必要とならないような場所にマクロを配置します。

サブチップの形状、位置、およびグローバル・マクロの配置を使用して、配置エンジンは子サブチップと親サブチップの境界から見える外部環境のモデルを作成します。このモデルを使用して、配置エンジンは階層ごとに各サブチップのセル配置ジョブを作成します。1つのジョブが各サブチップのスタンダード・セル配置を作成します。これをサブチップに対する複数のプロセスに分割することによって、IC Compiler IIはコンピューティング・リソースを最大限に活用しながらTATを最短化します。

IC Compiler IIのマルチレベル・グローバル・マクロ配置の結果

図5:IC Compiler IIのマルチレベル・グローバル・マクロ配置の結果

電源の配線に関して、IC Compiler IIはオブジェクト・ベースの革新的なメソドロジを採用しています。リングを形成するために必要な幅、レイヤ、ピッチなどの構造ルールを記述したパターンをIC Compiler IIに入力すると、ボルテージ・エリアやマクロ・グループなどのフロアプラン・オブジェクトに基づいてエリアにメッシュが適用されます。パターンまたは複数パターンとエリアは、ストラテジによって関連付けます。設計チームはフルチップに対する完全なストラテジをセットアップできます。これらのストラテジ定義を入力すると、IC Compiler IIはパワー・プランを特性評価してすべての階層のサブチップに対するストラテジ定義を自動で生成し、完全なパワー・プランを分散方式で生成します。ここで注目すべき点は、サブチップの設計チームはこれらのストラテジを必要に応じて使用できるという点です。特性評価したストラテジは各サブチップ・レベルのオブジェクトの観点で記述されるため、任意の階層でフロアプランを変更した場合でもこのツールを使ってパワー・プランを簡単に作成し直すことができます。

形状が決定し、マクロの配置と電源の配線が完了したら、IC Compiler IIのピン配置エンジンはすべての階層のインターフェイス・データを取り込んで専用のグローバル・ルータを起動し、階層ピンを配置する場所を決定します。この専用グローバル・ルータにはすべての階層の物理境界を認識する機能があり、階層ピン・インターフェイス部分でリソースを効率よく使用できるようになっています。このツールは、可能な限りマルチレベルにわたってピンを整列します。IC Compiler IIのすべてのエンジン同様、この専用グローバル・ルータもMIBを正しく認識するため、MIBのエッジとも同じように交わることが保証されます。

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