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Signoff

  • SO-1

    PrimePower RTL導入によるRTL設計工程での高精度な消費電力解析の実現

    ●講演者

    ルネサス エレクトロニクス株式会社

    共通EDA技術開発統括部
    デザインメソドロジ部
    設計メソドロジ技術課
    技師

    松原 弓恵 様

    ●セッション概要

    チップの消費電力目標を達成するためには電力削減余地が大きいRTL設計工程で対策を講じることが重要です。ルネサスでは従来からSpyGlass Power Estimation and Explorationを用いてRTL設計工程で電力解析・削減を行ってきましたが、この時点ではレイアウトの情報が存在しないため配置やCTSが電力に及ぼす影響を予測できずレイアウト後に目標電力を達成できるか判断するのに十分な解析精度が得られませんでした。そこでRTL Architectと連携しフロアプランを考慮した概略配置・高速CTSが可能なPrimePower RTLの導入を検討し、実デザインを使用した評価で配置・CTS結果が実レイアウトと近く、ルネサスの期待した電力解析精度が得られることを確認しました。本発表ではルネサスにおけるPrimePower RTLの導入評価結果、判明した課題と対策、今後の運用方針をご紹介します。

    ●関連するツール/ソリューション

    PrimePower RTL, RTL Architect, SpyGlass Power Estimation and Exploration

    • Shift Left
    • ユーザー事例
  • SO-2

    大規模回路の設計期間短縮へのブレークスルー ～PrimeTimeのHyperGrid導入

    ●講演者

    ルネサス エレクトロニクス株式会社

    IoT・インフラ事業本部 共通EDA技術開発統括部 デジタル設計技術部
    技師

    岡崎 裕司 様

    ●セッション概要

    高機能・低消費電力要求によるプロセス微細化が進み、LSIは大規模化し、検証シナリオ数は増加しています。それに伴い、タイミング検証に必要な計算量が増加し、設計期間も増大しています。これまでは、フルチップデザインを階層ブロック毎に分け、各階層と階層間の検証(階層STA)を実施し、設計期間短縮を図ってきました。階層STAにより検証時間半減を実現しましたが、更なる大規模化及び階層ブロック数増加に伴う検証時間の増加により、設計期間短縮が難しくなっています。本課題解決のため、ルネサスはフルチップデザインを自動で分割してタイミング検証できるPrimeTimeの新しい分散処理機能(HyperGrid)を、Synopsys社と協働で立上げ、大規模デザインで設計期間短縮を実現しました。本発表では、HyperGridとその効果について説明します。

    ●関連するツール/ソリューション

    PrimeTime

    • ユーザー事例
  • SO-3

    IC Validatorの新機能を活用した電源グランド間ショートの解析効率化と品種事例

    ●講演者

    株式会社ソシオネクスト

    グローバル開発本部 先端デバイス開発部

    岩内 宣之 様

    ●セッション概要

    5nm等の先端プロセスにおけるCHIPの物理検証では、ルールの複雑化による処理量の指数関数的な増加に対し、CPU数増とツール改善により処理時間の増加を抑制しています。
    特に、処理時間の増加が顕著な設計初期のDirtyなデータに対しては、「Explorer DRC」の適用により処理時間の大幅な削減を実現しました。
    物理検証の更なる効率化に向けては、電源とグランド間のショートの解決が重要ですが、これらの配線はCHIP全面に張り巡らされているため、ショート箇所の特定は容易ではありません。
    そこで、ソシオネクストは、Synopsys社と協力し、「Explorer LVS」、および「LVS Static Short」の機能をエンハンスすることでショート箇所を短時間で発見可能としました。
    これら２つの新機能を実品種に適用したところ、ショートの解析にかかる工数を大幅に削減できましたので、その事例をご紹介します。

    ●関連するツール/ソリューション

    IC Validator

    • ユーザー事例

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