Program プログラム

Implementation

英語セッションには日本語同時通訳があります
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  • Implementation
  • Timing Signoff
  • Automotive Quality,Functional Safety,Manufacturing Test
  • Verification Continuum
  • Verification Continuum (FPGA & Prototyping)
  • Custom Design & AMS
  • Software,Security,Quality
08:30
受付開始
ぜひお早めにご来場ください
8:30〜9:00 コンチネンタル・ブレックファーストをご用意してお待ち申し上げております。
09:2009:30
開会のご挨拶
日本シノプシス合同会社
社長 藤井 公雄
アドバイザリー委員長ご挨拶
パナソニック デバイスシステムテクノ株式会社
基盤・商品開発センター 基盤技術開発部
基盤技術開発部長 兼 EDAテクノロジーオーナー 柴山 晃徳 氏
09:3010:50
K-1
最先端設計 / 検証技術について

シノプシス Fusionプラットフォームが実現する最高の結果品質と開発期間短縮

車載、AI、5G通信、仮想/拡張現実などのアプリケーションの進展に伴い半導体業界の様相は変わりつつあります。Design Fusion、ECO Fusion、Signoff Fusionからなるシノプシスの新しい設計プラットフォーム技術をご活用いただくことにより、先進の製品開発に携わる企業各社では、最短の開発期間で最高の結果品質を達成することが可能となります。本セッションでは、これらのテクノロジが達成した結果例をデザインデータを元にご紹介しつつ、この新しいプラットフォーム技術によって実現できる想定以上の成果についてご説明します。
Synopsys, Inc.
Design Group
Sr. Director of Marketing Sanjay Bali

総合的な開発効率、品質、コスト削減を向上させるマシン・ラーニング・ベース検証

全体的な開発効率の向上や開発期間目標達成に直結する2つのキーファクターは、問題点の特定/診断/適切なチームへの対処依頼/修正/更新というトリアージ・サイクルでバグや欠陥を取り除いていけるかどうか、開発フロー全体を通して収集されるデータを予測することができるかどうかという点です。検証にマシン・ラーニングを活用することによって、製品品質の向上、結果予見性、TAT、そしてコストの面で大きな成果があり、開発効率全体を大幅に向上させるという目標達成に大きな成果がありました。シノプシス社内やお客様で実施したケース・スタディを交えてご紹介します。
Synopsys, Inc.
Verification Group
Group Director, R&D Arun Venkatachar
【セッション】 キーノート
【カテゴリ】 Machine Learning/AI関連
11:0511:45
IM-1
合成担当R&Dディレクタが語るDesign Compiler最新情報
Synopsys, Inc.
Design Group
Group Director, R&D Abhijeet Chakraborty
本セッションでは、実行時間の高速化、マルチビット・サポートの改善、最良のQoR達成に寄与するIC CompilerⅡとのタイトなコリレーション、先端プロセス・テクノロジの合成時における影響への対応(論理合成と物理設計の更なる統合)など、設計期間を短縮しつつ業界最高水準の結果品質を達成するDesign Compilerプロダクト・ファミリの最新の進化、および今後リリースされるDesign Compiler Graphicalの方向性について合成担当R&Dがご紹介します。
【セッション】 シノプシス技術セッション
【製品】 Design Compiler Product family
11:5512:35
IM-2
IC Compiler Ⅱ - RedHawk Analysis Fusion

東芝のRedHawk™ Analysis Fusionへの取り組み

年々大規模化、複雑化する SoC 開発において、インプリメント段階とサインオフ段階での解析誤差がますます大きな問題となってきています。この問題に対応するため、サインオフ解析エンジンをインプリメント段階でも用いる"Fusion"という手法がシノプシスから提案されています。IR-drop解析の領域においてはRedHawk Analysis Fusionという機能が今年リリースされました。東芝ではそのリリース直後から調査を開始しております。本発表ではその取り組みについてご報告します。
東芝デバイス&ストレージ株式会社
半導体研究開発センター 設計技術開発部
小島 直仁 様

スタンダードなレール解析サインオフを統合したインデザイン解析によりECOループを削減!

ANSYS®社のスタンダードなレール解析サインオフ・プラットフォームRedHawkと、シノプシスの配置配線ソリューションIC Compiler Ⅱを緊密に統合したインデザイン・ソリューション RedHawk Analysis Fusionをご紹介します。設計者はRedHawk Analysis Fusionにより、シノプシスの設計環境内でサインオフ精度の解析を実行できるようになります。すなわち、短期間でのデザイン検討、問題点の洗い出し、最適化、熱考慮の信頼性解析といった様々な機能を配置配線実行中に活用できるようになります。これにより設計工程の後期段階でのデザイン修正を削減し、RedHawkによる最終的なチップ-パッケージ-システム・サインオフ解析との一貫性を確保することができます。
日本シノプシス合同会社
技術本部
芝 直志
【セッション】 顧客事例セッション、シノプシス技術セッション
【製品】 IC Compiler Ⅱ、RedHawk Analysis Fusion
12:3513:20
Lunch
お弁当をご用意いたします
13:2014:00
IM-3
ルネサスが実現するFormality ECOによる自動論理ECOフローのご紹介
Renesas Electronics America Inc.
Broad Based Solution Business Unit Shared R&D Division 2
Senior Manager 中西 理 様
日本シノプシス合同会社
技術本部
神尾 誠司
LSIの大規模化により設計の難易度と複雑さが増す中、開発期間短縮のために論理設計とレイアウト設計を平行に進めることがあります。この際、論理変更の設計期間への影響を最小に抑えるには自動論理ECOの技術が必須となります。シノプシスの自動論理ECOツール Formality ECOは、同社の論理合成ツール Design Compilerと強力な繋がりを有していることから、RTLとゲート・ネットリスト間の論理ECOを短時間、かつ、より少ない修正量で実現することができます。本セッションでは、ルネサス エレクトロニクスが導入している Formality ECOを用いた論理ECOのフロー、および、その適用事例と効果についてご紹介します。
【セッション】 顧客事例セッション
【製品】 Formality、Formality ECO
14:1014:50
IM-4
ソシオネクストはIC Validatorで物理設計をこのように効率化する
株式会社ソシオネクスト
共通テクノロジ開発統括部 第四設計技術部
花蜜 宏晃 様
プロセス微細化に伴う設計基準の複雑化、チップの大規模化により物理検証への要求はますます高くなってきています。物理検証ツールを従来の物理設計最終工程としてのDRC/LVSなどに留まらず、より上流での課題検出に活用することも、高品質な物理設計を短期間で完了する鍵となってきています。ソシオネクストはサインオフ物理検証にIC Validatorを利用していますが、まずは基本機能であるDRCの分散効率の高さをご紹介し、大規模チップでも短時間で処理できることをご説明します。またP&R工程でのIC Validator活用事例として、配線密度勾配違反をP&Rで解消するTrack Fillや、IPブロック内での疑似エラー情報をデータベースとして流通させる事例を通して、ソシオネクストがいかにして設計課題に取り組み、お客様に高品質な製品をお届けしているかをご紹介します。
【セッション】 顧客事例セッション
【製品】 IC Validator、IC Compiler Ⅱ
15:1016:10
K-3
コンピュータによる多様性 撤退から成長へ
メディアアーティスト
落合 陽一 氏
今の日本の社会変化は二極化しています。都市化による中央集権型と過疎化高齢化による非中央集権型の入り交ざった状態です。この社会変容をポジティブに捉えることができれば、日本は課題先進国から課題解決先進国へと移行することができるのは自明ですが、今までポジティブなビジョンを示すことは難しいことでした。この講演では、コンピュータ設計による製造の多様化、ソフトウェア・デザインによるインタラクションの重層化、ブロックチェーンによる分散化などを含め、一時的な撤退戦を戦略的に攻略し、それを対外戦略に結びつけていくようないくつかのアイデアの集合体を示し、議論し、クリエイティブな創発につながるようなマインドセットをご提示します。
【セッション】 キーノート
【カテゴリ】 Machine Learning/AI関連
16:1016:35 Coffee Break - コーヒーブレイク
16:3518:05
IM-5m
今後の先端SoC設計技術はこうなる!
メイン会場
東芝デバイス&ストレージ株式会社
半導体研究開発センター 設計技術開発部
主査 光安 政浩 様
東芝メモリ株式会社
設計技術推進部
グループ長 小野崎 泰智 様
近年の大規模/高性能SoCの開発には、高度な設計技術が不可欠になっています。東芝デバイス&ストレージでは、デザインキットの開発、各種個別技術の開発を通じて、高度な設計技術を構築してきました。本発表では、第一部:インプリメンテーション・フローの統合環境、第二部:個別設計技術という構成で、超大規模チップの設計効率化、タイミング収束技術、低消費電力設計、高信頼性技術など、先端SoCに必要な事例をご紹介します。これまで培ってきたこれらの設計技術は、東芝メモリにも展開され、今後は、両社で高度に発展させていきます。
【セッション】 顧客事例セッション