Program プログラム

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    IP関連セッション

Keynote ─ キーノートスピーチ

09:30

10:40
開会のご挨拶
日本シノプシス合同会社 社長 藤井 公雄
アドバイザリー委員長ご挨拶
株式会社デンソー
電子基盤技術統括部 IP開発室 室長 杉本 英樹 氏
K-1
Smart, Secure Everything from Silicon to Software
Synopsys, Inc.
President & Co-CEO
Dr. Chi-Foon Chan
あらゆるモノがスマート化する“Smart Everything”の流れが加速する中、新たに誕生するエキサイティングなアプリケーションがもたらすもの、そこに待ち受ける課題は筆舌に尽くしがたいものがあります。業界として取り組まなければならないことは、セキュリティ機能の強化拡充、そして開発ツール、IP、システム・コンポーネント、ハードウェア、ソフトウェアの融合をスピードアップすることです。特に自動車業界では、ビッグデータや機械学習を活用して安心/安全な自動運転を実現するための技術革新が加速していますが、自動運転や機械学習といったイノベーションのインパクトは巨大であると同時に、セキュリティの点で大きな問題を提起しており、シリコンからソフトウェアまでを包括する開発エコシステムに大きな課題を突きつけています。これほどまでにsmaller、smarter、saferが求められる時代はかつてありませんでした。生き残りをかけた企業のあるべき姿について考察します。
10:40

11:20
K-2
Beyond mobile: Designing for Artificial Intelligence (AI) and more
ARM Ltd.
Technology Services Group
General Manager Dr. Hobson Bullman
ArmはArm DynamIQテクノロジーの導入により、モバイルだけでなく人工知能(AI)、AR / VR、機械学習などのアプリケーションへの対応も拡大しています。これらのアプリケーションではフレキシビリティとコンフィグラビリティの向上とともにセキュリティを維持するために複雑なデザインとベリフィケーションが必要となります。また、複雑さが増すにつれて検証とセキュリティ保護がさらに重要になり、デザインを実現するためには適切なツールが必須となります。Armはシノプシス社のようなパートナーと協力し、新しいプロセッサ コアのデザインのリスクを最小限に抑え、これらの課題に対応しています。
Custom Design & AMS
11:40

12:20
CD-1
Custom Compilerのビジュアル・アシスト自動化機能によるアナログ・レイアウト
Synopsys Inc.
Design Group
Product Mktg Director Maged Attia
Synopsys Inc.
Design Group
Principal Engineer Denis Goinard
本セッションでは、Custom Compilerのビジュアル・アシスト自動レイアウト・ソリューションが、どのようにアナログ・レイアウトの手法を変革させたか、シノプシスのエンジニアによるデモを交えてご紹介します。
レイアウトの工程を日数レベルから数時間レベルに短縮できるCustom Compilerの配置アシスト、配線アシスト、そしてテンプレート・ベース設計の手法をご覧いただきます。
12:30

13:10
CD-Lunch
13:20

14:00
CD-2
Custom Compiler活用事例

車載LSIの設計期間を大幅に短縮するCustom Compiler先進機能

パナソニック デバイスシステムテクノ株式会社
基盤・商品開発センター 基盤技術開発部 デジタルライブラリ課
小林 寛之 様
昨今の車載LSI設計において要求される設計規約は厳しさを増しています。例えば高速I/F MacroとIOセル間には厳しいタイミング規約(データ・スキュー)があります。従来、規約を満たすためにマニュアルでのスキュー調整が必要で対応期間が長期化することが課題となります。また、配線の抵抗値や幅などの規約があるアナログ配線においても同様の課題があります。本発表では、マニュアル作業を有するカスタムルートの設計期間を大幅に削減できるCustom CompilerのCustom Router機能およびInteractive Edit機能をご紹介します。

メモリコントローラ設計におけるCustom Compiler適用事例

東芝メモリ株式会社
メモリ事業部 NANDシステム技術部 NANDシステム技術第四担当
主務 和田 正典 様
近年のSoCはデザインルールの複雑化、厳しい配線制約、小面積化によりカスタム配線実装に対する負荷が増大しています。 また、配線制約の確認において従来の人手に頼った目視・机上計算では、全ての制約を確実に検証するのは困難です。 東芝では本問題に取り組むために、Custom Compilerを活用した設計フローを構築し、確実に実装・検証するだけではなく、手作業を最小化することで作業効率を改善しました。 本セッションでは、メモリコントローラ設計への適用事例と今後の取り組みについてご紹介します。
14:05

14:45
CD-3
高信頼性デザインを実現!TowerJazz iPDK & Synopys AMSフロー
パナソニック・タワージャズ セミコンダクター株式会社
プロセステクノロジーセンター 基盤技術開発部 設計基盤開発一課
主任技師 竹内 昭人 様
タワージャズは、パワー・マネージメント、高周波、イメージセンサーといったスペシャルティプロセスに特化したファウンドリです。
ファウンドリのPDKにおいては、高性能、高信頼性を追及するプロセスにより複雑さをましていく一方、設計環境への柔軟な対応、迅速な開発が要求されます。今回、Custom Compilerで実現する効率的なiPDK開発と幅広いプロセスへの展開状況もご紹介します。さらに、弊社のスペシャルティプロセスにおいて、お客様のカスタマイズ要望を満足しながら、且つ高信頼性を確保することが求められます。設計信頼性、設計効率を格段に向上させるシノプシス社のAMS設計フローの特徴を、弊社リファレンス・デザインをご紹介しながらご説明します。
14:50

15:30
CD-4
シノプシス回路シミュレーションの大規模AMSデザインへの取り組み
Synopsys Inc.
Design Group
Dir, Marketing Geoffrey Ying
アドバンス・ノードのプロセスへの転換でもアナログ・ミックスドシグナル(AMS)デザインは大規模・複雑化を続けています。オートモーティブやIoTといった新しい分野では高い信頼性も要求されてます。このような高い要求のAMSデザインにおいては、回路シミュレータにもより高度で堅実な検証が要求されています。本セッションではシノプシスAMSシミュレータのアドバンテージとチャレンジをご紹介します。
15:50

16:30
CD-5
ルネサスにおける実負荷シミュレーションの最新取組状況 ~StarRC最新機能を活用したIOキャラクタライズTAT改善
ルネサス エレクトロニクス株式会社
ブロードベースドソリューション事業本部 共通技術開発第二統括部 デザインオートメーション部
技師 寺元 修一 様
プロセスの微細化による配線寄生とレイアウト依存効果の考慮、及び、IO、アナログIP、ミックスドシグナル製品の大規模化高機能化により、トランジスタレベルの実負荷シミュレーションの負担が益々増大しています。そのため、回路シミュレータの高速化に加え、寄生素子抽出とリダクションはシミュレーション・トータルのTAT向上に重要な要素となっております。
シノプシス社製トランジスタレベル寄生素子抽出ツールStarRCにおいても、メモリ消費量の削減や抽出アルゴリズム、寄生素子リダクション機能などの様々な改良がなされています。
今回、上記課題の解決のための当社におけるStarRCの新機能の導入状況と、HSPICEとStarRCを組み合わせたIOキャラクタライズ・シミュレーションのTAT改善の事例をご紹介します。
16:35

17:15
CD-6
通信インフラ装置におけるStatEye解析事例
NECプラットフォームズ株式会社
基盤技術本部
主任 加藤 淳史 様
近年、通信機器の大容量化に伴いプリント基板の伝送速度が20Gbpsを超過しています。さらに、市場シェアを獲得するには短納期且つ低価格設計が求められています。これらを同時に達成するには上流工程で品質を作り込む必要があり、解決策の一つとしてStatEye解析の適用を検討しています。今回、StatEyeを用いた高速シリアル伝送(NRZ、PAM4)の解析事例についてご紹介します。
17:20

18:00
CD-7
HSPICEによるランダムノイズと電源ノイズを含む(LP)DDR 4インターフェースに対する高効率解析フローの紹介
Synopsys, Inc.
デザイングループ
研究開発主幹 工学博士 三堂 哲寿
高速メモリインターフェース設計において、高い非線形性、損失、クロストーク及び電源ノイズはいずれも重要な影響を及ぼします。従来の設計においては主にNewton Raphson法による過渡解析を用いてシステム性能の予見が行われてきました。しかしながら、システムの複雑さが増し、最新のJEDECの仕様にあるような低いビット誤り率(BER)に及ぶ解析が求められる中、従来型のSPICE解析で必要な設計要素の全てを正確に捕らえることは非常に困難になってきています。このセッションではHSPICEに実装された最新の機能を使い、時間軸解析と統計的手法を組み合わせることで、迅速で信頼性の高い性能評価を実現する新しい解析フローを提案します。
18:10

19:30

Reception Party - レセプション・パーティー

セッションの後は
お食事・ドリンクをはさんで楽しいひとときを。
ユーザー様同士、コミュニケーションの場としてご活用ください。