車載MCU製品の高い要求仕様を満たすためには、設計の早い段階で、チップ全体のレイアウトを意識した最適化を実施し、論理構造と物理構造を整合させる必要があります。DCGによる物理考慮合成は、真のクリティカルパスを抽出し、次の改善施策を決定するための有効な手段ですが、チップ全体を考慮するためには処理時間の増大が課題となります。
本稿では、DCGを用いながら上記の問題を解決するための、階層モデルを用いた広域物理考慮論理合成フローと、そのフローを当社車載MCUにおけるクリティカルパスの適用した事例をご紹介します。

東芝では、車載、通信、ストレージ、コンシューマと多様なSoCを開発しています。
近年の高機能化、低消費電力化要求を背景に、先端プロセスへのシフトが加速しており、デザインルールの複雑化とそれに対するツールへの要求、期待が高まっております。
IC Validatorに関しては、2009年よりIn-Design機能の活用を開始、サインオフ検証についても、ベンチマーク評価を継続的に行なってまいりましたが、このたび、シノプシス社のIC Validatorを物理検証サインオフの社内推奨ツールとして採用し、先端プロセス製品を中心に一般展開を進めていくことを決定しました。
本発表では、この決定に至るまでの取り組み、課題および今後の展望についてご紹介します。

複雑化がさらに進んでいる最先端プロセス・ノードでは、フィジカル検証サインオフを設計スケジュール内に完了させるのが非常に難しい課題となっています。
IC Validatorの強力な並列処理アーキテクチャと、分散効率向上のため最適化されたランセットとの組合せにより、製品テープアウトへの最短パスを実現します。

昨今目覚ましい進化を遂げている多様なガジェットやセルフ・ドライビング・カーといった驚嘆すべき製品の心臓部となるチップの設計では、更なる微細プロセス・ノードの適用、市場からのPPA(性能/消費電力/面積)要求の達成、今後も複雑化し続けるデザインへの対処が必須であり、かつ、これまで以上に短期間での設計完遂が求められます。
本セッションでは、皆様が今日直面しているアグレッシブな設計目標とスケジュールの達成に対する課題解決を支援する新しいDC Graphicalの技術をDesign CompilerのR&Dがご紹介します。
続いて、ルネサス エレクトロニクス株式会社様と共に、チップ設計者が「Next Decade (次の10年)」で直面するであろう様々な課題、そしてそれらを克服する為の、優れた相関性および収束性を併せ持つデジタル・インプリメンテーション・フローの中で 「RTL合成」 に求められる技術革新およびブレイク・スルーとはどのようなものなのか、をお伝えします。

本セッションでは、NoCベースのバス構造をもつ非常に複雑なSoC(150M+のインスタンス規模)に対して、DC Graphicalフローを用いて達成したタイミング・クロージャ技術についてご紹介します。
SoCレベルからファブリックのみを抽出してブロック単体レベル・フローとして扱うことにより、ランタイムを改善し、多数の試行を実施することができました。そのために用いた様々な手法についてご説明します。また、DC Graphical ハイブリッド階層フローを用いてブロック・レベルの試行結果をSoCレベルで実現するため開発したカスタム・フローおよびスクリプト群もご紹介します。また、今回の経験で培ったDCGとICCIIの相関性向上の為のDCGのオプションや設計テクニックについてもご説明します。

近年の大規模かつ低消費電力のSoCレイアウトは、設計の複雑化による設計期間の増大が課題となっており、自動化された設計環境が不可欠です。東芝ではIC Compiler IIを利用した設計環境(デザインキット)を開発し、多数の製品テープアウトを実現しています。当社のデザインキットは製品個別の要求仕様に合わせたリファレンス・メソドロジを全自動で提供するシステムです。設計者は必要最低限の情報を指定するだけで、ファウンダリやノード(130nmから16nm)独自のレイアウト制約、シナリオ設定、多電源対応、周辺ツールとの自動インターフェイスなど、デザインに最適な設計環境を手にすることができます。本発表では、製品ノウハウを取り入れて進化し続けるデザインキット選り抜きの機能、製品適用事例と今後の課題についてご紹介します。

イメージング/ネットワーク/コンピューティングをコアテクノロジとするソシオネクストのSoC。グローバルなニーズに応えるためには、最高のパフォーマンスを低消費電力・低コストかつ短期間で実現することが必要です。ソシオネクストでは、IC Compiler IIを主軸とする先進的なSoC設計メソドロジを構築しており、設計環境をとりまく激しい変化に適応しています。これまでも、超大規模デザイン、タイミング収束、消費電力削減、配線混雑、先端プロセスノード対応など、近年のバックエンド設計に対する様々なチャレンジをシノプシス社とのコラボレーションにより達成してきました。本セッションでは、ソシオネクストにおけるIC Compiler IIおよび関連製品による無数の成功体験の中から選りすぐりの事例をご紹介します。

ARMv8-Aアーキテクチャでは、ARM®プロセッサの低消費電力特性を維持しつつ、ハイエンド・コンピューティング、モバイル、コンシューマ機器の次なる技術革新に向けた高い性能を実現しています。
本セッションでは、ARM Cortex® -A75、Cortex-A55やDynamIQ™シェアード・ユニット等の次世代 ARMv8-Aデザインで、ダイナミック/リーク・パワーを最小化しながら厳しい性能目標を達成するために必要なGalaxy デザイン・プラットフォームの技術、そしてそれらを活用したベスト・プラクティスをご紹介します。
Galaxyデザイン・プラットフォームの技術としては、インプリメンテーション・フローの結果予測性を向上させるフィジカル・ガイダンス機能、FinFETプロセス・ノードでのサイン・オフとの相関性を向上させる先進のモデリング・テクノロジ、効果的なリーク・パワー最適化手法、配線ベースのタイミング/コンジェスチョン最適化テクニック、ダイナミック・パワーとパフォーマンスのバランスが取れたマルチビット・レジスタ最適化機能、そして更なるパワー削減のためのサインオフ・リーク最適化機能等をご紹介します。
ベスト・プラクティスでは、Design Compiler Graphicalのフィジカル合成とIC Compiler IIの配置配線を活用した設計事例を、PrimeTimeによるサイン・オフ＆フィジカルECO、Formalityによる等価検証、VC LPによるスタティック・サインオフと共にご紹介します。

ソニーLSIデザインが提唱する省電力・小面積を徹底的に追及した各技術を本セッションでご紹介します。
我々はバックエンド設計において省電力・小面積技術は常に追求すべき差異化技術と考え、ライブラリ・RTLを含めた最適な技術の確立を行ってきました。シノプシス社の各ツール(Design Compiler Graphical、IC CompilerII等)と、デザインの特徴を熟知した上で可能になる最適な使い方や、独自の工夫を施すことにより大きな省電力・小面積化を達成しました。本セッションでは当社デザインで実際に使われている各技術を、その試行結果とともにご紹介します。本セッションを通じてこれら技術について様々な視点で議論させていただき、新しいブレイクスルーが生まれることを期待しております。