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    Automotive関連セッション

Keynote ─ キーノートスピーチ

9:35

10:35
K-1 Guest Keynote
まいど!元気出してやりまひょ ~技術を世界に!モノづくりには“夢”がある~
株式会社アオキ 取締役会長
東大阪市モノづくり親善大使
青木 豊彦 様
東大阪で若者が集結し、町工場のパワーで人工衛星を打上げる夢が平成21年1月、種子島宇宙センターにて成功。世界最小の会社がボーイング認定工場になった経緯をお話しいたします。先行きの見えない混沌とした日本の現状を打破するため、幾つもの困難を乗り越え、高度な技術開発に果敢に挑戦し成功を収めた開発ストーリー、そして、制約を打ち破って開発プロジェクトに挑んだ想いやモノづくりに取り組むエンジニア・スピリットなどを熱く語ります。
10:40

11:20
K-2 Synopsys Keynote
あらゆるものがスマート化する時代のイノベーションとは
Synopsys, Inc.
Customer Engagement
Executive Vice President Deirdre Hanford
今やあらゆるものがスマート化する“Smart Everything”時代となり、新たな技術革新のうねりを引き起こしています。仮想現実などの新しい技術はエンターテイメントのあり方を変え、機械学習の発達は人と機械の向き合い方を再考させるものとなるでしょう。この大変革の中で中心的な役割を果たすことになるのが半導体開発者です。このエレクトロニクス業界に押し寄せる “Smart Everything”の波は、EDA、IP、ソフトウェアに新たな課題を突きつけています。加えて、セキュリティ対策という、さらに複雑な問題を抱え込むことになることも忘れてはなりません。外部からの侵入への対処はもちろん、侵入者からの知的財産や金融資産の保護、国家安全保障に至るまで、セキュリティの課題は多岐にわたります。 こうした背景から我々の業界の今後のあり方を考えたとき、セキュアなソリューション、テクノロジ・リーダーシップ、生産性向上などの点で、これまで以上に高度なものが求められてくると言わざるを得ません。新たな時代に向けた技術革新の挑戦についてお話します。
Implementation
11:35

13:05
IM-1
【PrimeTime SIG】
変わりゆく世界を乗り切るスマートな方法
ルネサス システムデザイン株式会社
第四開発事業部
主任技師 小島 一公 様
株式会社ソシオネクスト
SoC設計統括部
課長 大橋 貴子 様
東芝マイクロエレクトロニクス株式会社
デザイン&インプリメンテーション統括部
主務 菅井 勇雄 様
Synopsys, Inc.
Director of PrimeTime R&D Bill Shu

PrimeTime Special Interest Group

2020年には、デザインの規模は今の5倍になると言われています。
IoT、モバイル、オートモーティブのアプリケーションは、バッテリ効率改善のため、超低電圧プロセスへと駆り立てます。タイミング・サインオフの分野ではこれまでよりもさらに多くの検証工数が必要になるでしょう。 このような状況に対し、シノプシスでは、5倍の工期、5倍のハードウェアをつぎ込むことなく、信頼できるタイミング・サインオフを達成する方法を見つけました。ぜひとも、このイベントにて、より少ないリソースで達成できるタイミング・サインオフ手法をその目でご覧になってください。今回のイベントでは、ルネサス システムデザイン様の事例発表やシノプシスの最新技術発表に加えて、東芝様、ソシオネクスト様を招いてのQ&Aセッションを行います。奮ってご参加ください。
13:15

14:40
IM-2
Design Compiler/Formalityユーザー事例

Design Compiler Topographicalと海外ターンキーを活用した低消費電力グラフィックスSoC開発

株式会社ディジタルメディアプロフェッショナル
開発統括部
常務取締役開発統括部長 大渕 栄作 様
海外ASICターンキー・ベンダとの低消費電力グラフィックスSoC開発プロジェクトにて、P&R結果との高い相関を取るために、Design Compiler Topographicalを用いた物理合成によるタイミング見積もり・最適化した上で、RTLのハンドオフすることで、やりとりの精度を上げ、予定期間内でのテープアウトを実現した事例をご紹介します。
加えて、本発表では、海外ターンキー・ベンダと開発することで学んだ開発の実際・ノウハウなどのエピソードもご紹介します。

DCG & ICC II連携によるマルチビット・FF有効活用 & 低消費電力化

Global Unichip Japan 株式会社
Chip Implementation Division Japan
副ディレクター 兼 DSセンター長 入江 和幸 様
マルチビット・FFの活用は低消費電力化に対して有効な手段の一つですが、Timing・配線性等に悪影響を与える事例も少なくありません。本発表では、これら問題を解決したDCG+ICC IIの活用事例をご紹介します。
また、 更なる低消費電力化を目指し、シノプシスとの協業により、マルチビット・FF化率を更に向上させる低消費電力化フローの構築を行っています。本フローもあわせてご紹介します。

Formality Ultra Interactive ECO機能で大幅な効率化を実現した事例の紹介

パナソニック デバイスシステムテクノ株式会社
基盤・商品開発センター 基盤技術開発部 デジタル設計インフラ課
尾川 広和 様
LSI設計終盤において機能の追加や回路修正が生じた場合、大幅な設計の後戻りを回避するためには、ECOにて効率的に対策することが必要になります。このECOでは従来、目視・人手による回路修正個所の絞込みや修正内容の確認などに、多大な工数がかかることが課題となります。
本発表では、ECO工数課題を解決するFormality UltraのInteractive ECO機能による効率化フローを説明し、大幅な効率化を実現した成功事例をご紹介します。
14:45

15:25
IM-4
Galaxyデザインフローによる TSMC 16nm 製品設計事例
株式会社東芝 ストレージ&デバイスソリューション社
ロジックLSI統括部 ロジックLSI製品設計部 製品設計第二担当
参事 島澤 貴美 様
コンシューマー向けSOC (Logic 130 Mgate、Memory 125 Mbit、9種29個の階層ブロック) を、Galaxyデザインフローを用いて設計しました。TSMC 16nm リリースデータにはICCII向けのルールや環境はなく、ICC1向けのルールや環境を、日本シノプシス、弊社EDA部門、弊社事業部が連携しICCII向けに変更し設計を行いました。ICCIIではサインオフ条件と等価な5mode x 16cornerのMCMMインプリメンテーションを行うことにより、StarRC/PTSIを用いたサインオフタイミングECOの回数を減らし、早期のタイミング収束を可能としました。In-Design ICV DRCでは、ICCIIテクノロジファイルでは表現しきれない16nm 特有のDesign Ruleの違反を検出し、その違反対策をデザインキットに取り込みました。F/E設計と密に連携し、DCGを活用し、フロアプランを反映させた適切なバス設計およびレイアウト制約を早期に実現しました。また、階層Golden UPF FlowでF/E設計からレイアウト設計まで一貫したLow Powerフローを適用しました。
15:25

15:40
Coffee Break - コーヒーブレイク
15:40

17:10
IM-5
IC Compiler II ユーザー事例

ソシオネクストのSoC設計を飛躍的に加速するIC Compiler IIの適用事例紹介

株式会社ソシオネクスト
SoC設計統括部 ミドルレンジ設計部
門田 匡史 様
イメージング/ネットワーク/コンピューティングをコア・テクノロジとするソシオネクストのSoC。グローバルなニーズに応えるためには、最高のパフォーマンスを低消費電力・低コストかつ短期間で実現することが必要です。ソシオネクストでは、IC Compiler IIの最先端の機能をもってSoC設計メソドロジの絶え間ない進化を実現しています。超大規模デザイン、タイミング収束、消費電力削減、配線混雑、先端プロセス・ノード対応など、近年のバックエンド設計における様々な課題をシノプシスとの綿密なコラボレーションにより打破してきました。本セッションでは、ソシオネクストにおけるIC Compiler IIの無数の成功体験の中から選りすぐりの事例をご紹介します。

IC Compiler IIにおける高精度配線実装の効率化 ~Custom Compilerとのリンク

ルネサス システムデザイン株式会社
第四開発事業部 バックエンド設計第一部 バックエンド設計第一課
Senior Engineer Mai Trung 様
ルネサス システムデザイン株式会社
第一要素技術事業部 デジタル設計技術部 設計基盤技術課
技師 成富 宣秀 様
高い信頼性を保ちながら、多様なセンサー、インターフェイス、高速・多電源メモリを搭載する車載半導体では、それらを実装するための複雑で高精度な配線技術が求められます。シノプシスのレイアウトツール IC Compiler IIにより、デジタル・インプリメンテーションの効率は大幅に向上しましたが、さらなるTime-To-Market短縮のために、難易度の高い配線に対応する必要がありました。そこで、IC Compiler IIにCustom Compilerを接続し、車載半導体チップにおいて高難度・高精度が要求される配線実装の効率を改善させました。本発表では、その仕組みを実現させるノウハウと適用事例についてご紹介します。

メモリコントローラ開発におけるIC Compiler Ⅱによる階層設計フロー構築と設計適用事例

株式会社東芝 ストレージ&デバイスソリューション社
メモリ事業部 NANDシステム技術部 NANDシステム技術第4担当
花田 裕也 様
SSD向けなど最先端のNANDメモリコントローラにおいて、大規模かつ低消費電力化のための多電源対応による設計の複雑化により設計期間の増大が問題となっています。東芝では本問題に取り組むために、シノプシス社の協力のもと、IC Compiler Ⅱを使用した階層設計フローを立ち上げ、最適な設計期間による大規模及び低消費電力設計環境を構築しました。本発表では、SSD向けメモリコントローラへのIC Compiler Ⅱの階層設計フローを適用した事例と今後の課題についてご紹介します。
17:15

17:55
IM-7
IC Compiler II による 先進デザインにおける業界最高QoR達成
Synopsys, Inc.
Design Group, Implementation Deployment R&D
Principal 二階堂 輝
半導体業界では、設計複雑性の増大、そして更なるQoR向上の要求という二重の課題に直面しています。IC Compiler IIはリリース直後から現在まで、1000を越えるブロックのテープアウト実績を記録し、また皆さまの先進デザインにおいて業界をリードするQoRを達成しています。
このセッションでは、IC Compiler IIの最新リリースにおける競合他社との差別化要因機能に関して幅広く議論し、また今後リリース予定のテクノロジのプレビューをご紹介します。

※プログラムは変更される場合がございます。ご了承ください。