TetraMAX ATPG 

テスト・パターン自動生成 

概要
TetraMAX® ATPGは、高品質の製造テスト・パターンを自動的に生成します。 広範囲なテスト・メソドロジ向けに最適化された唯一のATPGソリューションであり、シノプシス独自の先進のテスト合成ツールDFTMAX™と統合されています。 他のツールとは比べものにならない容易な操作性と高性能を誇るTetraMAX ATPGを使用することにより、RTL設計者は非常に複雑な設計であっても効率的でコンパクトなテストを手軽に作成できます。

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利点
  • パワーを考慮した故障検出率の高いテスト・パターンを生成することにより、製品の品質を向上
  • 先進のパターン圧縮技術により、テストにかかるコストを削減
  • シノプシスのDFTMAXとの統合により、設計者の生産性を向上
  • 複雑な、数百万ゲート規模の設計向けテストを生成
特長
  • 超大規模・高性能デザインへの対応
  • マルチコアのサポートによる実行時間の短縮
  • グラフィカル・ユーザー・インターフェイスおよびシミュレーション波形ビューアを統合
  • 包括的なスキャン設計ルール・チェック機能
  • ファンクション・ベクタ用の故障シミュレータを統合
  • 歩留り診断と自動故障検出
オプション
  • パワーを考慮したパターンと高度な故障モデルを可能にするDSMTestオプション
  • 静止電源電流テスト検証用のIddQ Testオプション
  • シノプシスYield Explorerとの統合による正確な大量生産チップのボリューム診断

複雑なASICのテスト
TetraMAX ATPGを利用することにより、設計者は高性能を実現する設計テクニックを活用しつつ、高品質な製造テスト・パターンを生成することができます(図1)。 このようなテクニックは他のATPGツールでは障害となる場合がありますが、TetraMAX ATPGでは複雑な論理回路でも高い故障検出率を実現できます。

図1: TetraMAX ATPGを用いた統合テスト・フロー
図1: TetraMAX ATPGを用いた統合テスト・フロー

TetraMAX ATPGは、プルアップ、プルダウン、およびチャージ・ストレージによる実装などの内部スリーステート・バスをサポートしています。 スリーステート・バスに類似した双方向I/Oパッドもサポートしています。 また、ATE(自動テスト装置)に必要な条件を満たすために、スリーステート・ロジック向けにコンテンションを回避するパターンを生成するさまざまなオプションが用意されています。

メモリ・シャドウ・テスト
故障がメモリ部分に伝搬してしまうロジックや、故障のセットアップにメモリ出力を必要とするロジックは、メモリの「シャドウ」と呼ばれています(図2)。 一般に、メモリのシャドウはチップの大部分に影響を及ぼし、故障検出率を低下させます。 そこでTetraMAX ATPGは、シャドウの影響を解消して回路全体の故障検出率を高めるために、メモリのビヘイビア・モデルをサポートしています。

図2: TetraMAX ATPGは広範囲な設計スタイルに対して高いテスト・カバレッジを実現
図2: TetraMAX ATPGは広範囲な設計スタイルに対して高いテスト・カバレッジを実現

ATPG設計ルール・チェック
TetraMAX ATPGの設計ルール・チェッカ(DRC)は、チップレベルのテストの問題を検出します。 また、TetraMAX ATPGのグラフィカル・スケマティック・ビューアを使用して、違反箇所を回路図に直接表示して解析することができます(図3)。 違反箇所に関する詳細な情報は、コンテキストセンシティブ・ヘルプ機能によって提供されます。 TetraMAX ATPGの高速DRCは、以下の問題をチェックします。

図3: TetraMAX ATPGは統合されたGUIによって高性能なATPGおよび先進のデバッグ機能を提供
図3: TetraMAX ATPGは統合されたGUIによって高性能なATPGおよび先進のデバッグ機能を提供

  • スキャン・チェーン設計ルールに違反するフリップフロップ
  • TetraMAX ATPG実行時間の増大や故障検出率の低減を引き起こす可能性がある非同期ロジック
  • TetraMAX ATPG実行時に制御が困難になる可能性があるクロック生成ロジックとスリーステート・バス
  • テスター上で誤動作を引き起こす可能性があるテスト・プロトコル

TetraMAX ATPGのDRCは、マックス・スキャン、クロック・スキャン、レベルセンシティブ・スキャン設計(LSSD)、および設計チーム独自のスキャン手法によるフルスキャン/パーシャルスキャン・テスト・メソドロジをサポートしています。 柔軟性を最大限に高めるため、TetraMAX ATPGは適切なスキャン・チェーン・シフティングの実行に必要な、ユーザーが定義した制約や初期化パターンをサポートします。 また、IEEE 1149.1/6内部スキャン・シフティング・プロトコルと、ATPGに必要な外部I/Oピン数を最小限に抑える関連テクニックを完全にサポートしています。

パターン圧縮
TetraMAX ATPGはクロック・ドメインを複数含む設計においても、最先端のベクタ圧縮技術を使用して、ATPG実行におけるテスト・パターン数を最小限に抑えることができます。 これらのテクニックにより、各デバイスのテストに必要なテスト・サイクル数を削減し、テストにかかるコストを低減します。

ディープサブミクロン・テスト
多くの製造故障は、微小なナノメーターの故障をターゲットとしたディープサブミクロン(DSM)・テストを実施しないかぎり、検出は困難です。

TetraMAX DSMTestオプションを用いることで、設計者およびテスト技術者は遷移遅延、パス遅延(図4)、ブリッジまたはダイナミック・ブリッジ・テスト・パターンを容易に生成できます。

図4: TetraMAX ATPG DSMTestはクリティカル・パスのテストを自動化
図4: TetraMAX ATPG DSMTestはクリティカル・パスのテストを自動化

TetraMAX DSMTestオプション独自の先進機能
  • PrimeTime®インターフェイスでクリティカル・タイミング・パスを抽出
  • PLLなどのオンチップ・クロックを完全にサポート
  • グラフィカルな解析とデバッグによる使いやすいフロー
  • ATPGアルゴリズムを特定の遅延テスト・モードに対応できるよう最適化
  • パターンの統合により遅延テストを最大限に効率化
  • 完全なタイミングを考慮したテスター対応のパターン

TetraMAX DSMTestによる微小遅延故障テスト
TetraMAX DSMTestでは、最大速度での動作時にデバイス故障を生じる可能性があるIC内部の微小遅延故障をターゲットにしたATPGが可能です。 このような故障の検出により、標準的な遷移遅延パターンのみを使用した場合と比べて故障が減少し、製造テストのコストが削減されます。

TetraMAX ATPGは業界標準のサインオフ・スタティック・タイミング解析エンジンであるPrimeTimeから正確なタイミング情報にアクセスして、正確な微小遅延故障の特定に必要なタイミング問題を解決します(図5)。 アットスピードより高速な周波数でチップをテストする必要がないため、不要な歩留り損失が生じません。 TetraMAX DSMTestオプションに含まれる微小遅延故障ATPGには、以下のような機能と利点があります。

図5: TetraMAX微小遅延故障テスト・フロー
図5: TetraMAX微小遅延故障テスト・フロー

  • きわめて高品質のテスト
  • PrimeTimeから読み出した高精度のタイミング情報
  • ワンパス・フロー:
    • 微小遅延故障に対応したスラックベースのATPG
    • 遅延故障に対応した標準的な遷移遅延ATPG
  • ターゲット遅延故障サイズのユーザー制御
  • 以下のような情報を示すレポートおよびヒストグラム
    • 遅延効果メトリクス
    • Statistical Delay Quality Level(SDQL)メトリクス
  • デザインまたはDFTの変更が不要

パワーを考慮したATPG
スキャン・テストでは、一般にピーク動作モード・レベルでトランジスタの切り替え動作が何倍にも増加し、過剰に電力が消費されます。 テスト時の電力消費量が多すぎると、テスター上で良品デバイスのエラーや不要な歩留り損失などの予期できないテスト結果が生じる可能性があります。

パワーを考慮したテストに対応したTetraMAX ATPGでは、設計者が指定したパワー・バジェットに基づいて切り替え動作を自動的に通常の動作レベルにまで削減することにより、テスト時の電力消費を制限します。 この処理は、テスト・カバレッジやDFTMAXのコスト削減メリットを損なうことなく行われます。

マルチコア処理
多くの設計チームにとって、パターン生成に要する期間の短縮は重要課題です。 TetraMAX ATPGは、一般的に使用されているマルチコア・コンピュータの共有メモリ・アーキテクチャを利用して、高品質な製造テストの生成に要する時間を大幅に削減します。 TetraMAX ATPGの最適化機能により、使用するプロセッサ・コアの数に応じて実行時の性能が拡大します。2〜32コアの実行で同等の高いテスト・カバレッジを実現し、ユニプロセッサ・コンピュータでの実行よりも少ないパターン数で実行時間を短縮します。 TetraMAX ATPGのマルチコア処理は単一のコマンドライン・スイッチで容易に実行できます。

IDDQテスト
IDDQテストは、CMOS回路の電源電流を測定することにより、ICテストの品質を向上させる手法です。 欠陥のないCMOS回路は、静止状態では非常に低い電流レベルを保ちます。 シリコンに欠陥がある場合には、IDDQレベルが非常に高くなります。 IDDQテストは、過電流の原因となる、電源からグラウンドまでの伝導パスを形成する物理的な欠陥の検出を目的としています。

TetraMAX ATPGは、IDDQテスト用に故障検出率の高い最小限のパターンを生成し、静止状態で電流が過剰にならないようにテスト・パターンを抑制します。 TetraMAX IddQ Testオプションは、これらの静的状態のパターンをシノプシスのVCS®などのVerilogシミュレータを使用して正確に検証し、IDDQパターンが確実にATEで機能することを保証します。

シリコン診断
TetraMAX ATPGには、製造時の故障チップの検出に加えて、TetraMAX ATPGテスト・パターンでエラーになったデバイスの故障箇所を検出する機能もあります。 自動的な高精度の故障検出は、製造立ち上げ時および量産時の重大な歩留りの問題を診断するうえで重要なステップです。 TetraMAX ATPGの診断機能では、テスト・パターンとテスター・フェイル・データを読み出して、テスト・パターンに対する測定結果と期待値の相違を検証します。 また、テスターで観測されたデバイスの誤動作の原因となっている可能性が最も高い故障箇所候補をレポートします。 TetraMAX ATPGの診断機能は、先進の発見的手法と高性能な故障シミュレータを用いて量産環境で信頼性の高い結果を迅速にもたらします。


図6: TetraMAX ATPGとYield Explorerの統合フロー

故障解析と歩留り解析
TetraMAX ATPGはYield Explorerとの緊密な統合により、診断結果をさらに高度に解析します。 ボリューム診断用にTetraMAX ATPGとYield Explorerで膨大な欠陥チップを診断し、特定の欠陥メカニズムに関連付けて、歩留り損失の原因となる主要な設計上またはシステム上の問題を特定します。 Yield Explorerは蓄積された診断結果をTetraMAX ATPGから直接読み出して、これまでの診断結果、その他のテストデータ、複数の分野に渡る設計データや可能であればファブのプロセスデータを網羅したデータベースにロードします。

TetraMAX ATPGとYield Explorerで共通の標準インターフェイスを使用することで、テスターからのフェイル・データと物理設計データの両方にアクセスできます。 物理データは診断と歩留り解析の両方において重要です。 TetraMAX ATPGで採用されている診断の発見的手法にレイアウト・トポロジを取り込むことで、メタルショートやオープンによる欠陥の診断精度が大幅に向上します。 歩留り解析の物理データとして、ボリューム診断の結果をデザイン固有のレイアウト特性に関連付けて、プロセスばらつきの影響を特に受けやすい箇所を特定することができます。

データ・フォーマット、シミュレーション・テストベンチ、テスター・インターフェイス
TetraMAX ATPGはネットリストとテスト・パターンの一般的な業界標準に対応しています。
  • 回路ネットリスト: Verilog、VHDL(87および93)
  • ライブラリ: Verilogファンクショナル(ストラクチャおよびUDP)
  • タイミング例外: SDC
  • デザイン・レイアウト: LEF/DEF、Milkyway
  • シミュレーション・テストベンチ: Verilog(シリアルおよびパラレル)
  • テスト・パターン: STIL、WGL、Verilog VCDE(入力のみ)
  • テスター・フェイル: STDF(V4およびV4-2007)



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